【正文】 3. .0] qout [7. .0]dec ode47ins t 6. 報時模塊： 由設計要求電子鐘在每小時到來前進行報時： 59:53, 55:55， 59:57 鳴叫頻率為 1kHz； 59:59 鳴叫頻率為 2kHz，從而可以很容易采用 VHDL 語言編寫程序實現(xiàn)，代碼如下： LIBRARY IEEE。 qout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 USE 。 END PROCESS。 WHEN others=qout=0000。 WHEN 4=qout=qin5。 WHEN 2=qout=qin3。 CASE t IS WHEN 0=qout=qin1。139。 sel=00000000。 ARCHITECTURE behav OF sel IS BEGIN PROCESS(clk,rst) VARIABLE t: INTEGER RANGE 0 TO 5。 qin6: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 qin2: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。顯示模塊包括一個 6選 1數(shù)據(jù)選擇器 (其從 計數(shù)模塊輸出的 6 個輸出選 1個送出顯示 )和一個譯碼器(其對 6 選 1 數(shù)據(jù)選擇器的輸出信號進行譯碼送至數(shù)碼管上顯示 )。 co=tem。039。 co: OUT STD_LOGIC )。 USE 。 END behav。 END IF。 tem=clk。 BEGIN PROCESS(key) BEGIN IF(key=39。 co: OUT STD_LOGIC )。 ENTITY jiaoshi IS PORT( clk: IN STD_LOGIC。因此采用 VHDL 語言實現(xiàn)，程序代碼如下： (1) 校時： LIBRARY IEEE。 END PROCESS。 END IF。 IF(tem1=1001)THEN tem1=0000。 co=39。event AND clk=39。039。139。 END hour。 en: IN STD_LOGIC。 USE 。 END PROCESS。 END IF。 co=39。 IF tem2=0101 THEN tem2=0000。 陳文河 0858210103 南京理工大學 2020 – 03 – 06 6 ELSIF(clk39。 ELSIF(rst=39。 BEGIN PROCESS(clk,rst) BEGIN IF (en=39。 co: OUT STD_LOGIC)。 rst: IN STD_LOGIC。 USE 。 END PROCESS。 END IF。 co=39。 IF tem2=0101 THEN tem2=0000。 ELSIF(clk39。 ELSIF(rst=39。 BEGIN PROCESS(clk,rst) BEGIN IF(en=39。 co: OUT STD_LOGIC)。 rst: IN STD_LOGIC。 USE 。 (7) 防抖動模 塊 ：因為設計中有使用到開關，而對機械開關而言出現(xiàn)抖動現(xiàn)象 會導 致系統(tǒng)誤差甚至不能正常工作。 (3) 校準模塊 : 其對時、分進行校正。 4. 通過 開發(fā)工具 Quartus II 對設計電路進行功能仿真。 （ 4） 在數(shù)字鐘正常工作時撥動開關 K4 可以使數(shù)字鐘保持原有顯示，停止計時。 關鍵字 ： 數(shù) 字電子鐘 VHDL 硬件語言 EDA 工具 ABSTRACT: Digital electric clock in life are the most monly used one of the electronic equipment. Its main function is to display, minutes and seconds realtime information and can be easily when carried out, minutes and seconds, so that the initial value is set time calibration. There are many methods of design digital electric course is a powerful by VHDL hardware language describe ability and EDA tools in electronic design field with versatile to design a digital electric clock . Key work: Digital electric clock VHDL hardware language EDA tools 一． 設計要求 : 1. 設計一個電子鐘能夠顯示時，分，秒； 24 小時循環(huán)顯示。 17 參考文獻 2 一 . 設計要求 陳文河 0858210103 南京理工大學 2020 – 03 – 06 1 目 錄 摘要及關鍵字 2 二 . 總體方案設計 3 6 9 模塊 13 模塊 15 四 . 硬件下載與測試 16 17 實現(xiàn)數(shù)字電子鐘有很多方法，本課程是采用 VHDL 硬件語言的強大描述能力和 EDA工具的結合在電子設計領域來設計一個具有多功能的數(shù)字電子鐘。 （ 3） 在數(shù)字中正常工作情況下可以對其進行不斷地復位，即撥動開關 K3 可以是時，分，秒顯示回零。 利用開發(fā)工具 Quartus II 并結合硬件描述語言 VHDL， 采用層次化的方法進行設計，要求設計層次清晰，合理；構成整個設計的功能可以采用原理圖輸入或文本輸入法實現(xiàn)。 (2) 清零，保持模塊： 此 模塊 功能 是 可以在計時模塊直接嵌入即利用計數(shù)器的清零、保持 功能就可以實現(xiàn)。 (