數(shù)字電子鐘的設(shè)計(jì)_畢業(yè)設(shè)計(jì)(文件)
【正文】 DOWNTO 0)。 bel: OUT STD_LOGIC )。 ELSIF(qin1=1001)THEN temp=clk_2k。 END IF。 封裝圖如下： clk_1kclk_2kqin1 [3..0]qin2 [3..0]qin3 [3..0]qin4 [3..0]belbellins t 7. 分頻模塊： 因?yàn)樵O(shè)計(jì)中要有很多不同的頻率： 1Hz的提供給計(jì)時(shí)模塊； 2Hz 供給校準(zhǔn)用； 1kHz、 2kHz 供給蜂鳴器報(bào)時(shí)用； 1MHz 用來(lái)實(shí)現(xiàn)動(dòng)態(tài)顯示。 USE 。 clk_2Hz: OUT STD_LOGIC。 END fenpin。 SIGNAL clk_2k: STD_LOGIC。event AND clk=39。 ELSE count1:=count1+1。 END PROCESS。139。 END IF。 2KHz PROCESS(clk_1M) VARIABLE count3: INTEGER RANGE 0 TO 500。) THEN IF count3=499 THEN count3:=0。 END IF。 BEGIN IF (clk_1k39。 陳文河 0858210103 南京理工大學(xué) 2020 – 03 – 06 15 clk_2= NOT clk_2。 clk_2Hz=clk_2。event AND clk_1k=39。 ELSE count5:=count5+1。 END PROCESS。 陳文河 0858210103 南京理工大學(xué) 2020 – 03 – 06 16 因?yàn)樵O(shè)計(jì)中一共有 4 開(kāi)關(guān)所以采用兩片 7474，每片包括兩個(gè) D 鎖存器， 7474 輸出端的QN是開(kāi)關(guān)信號(hào)穩(wěn)定狀態(tài)。 2. 驗(yàn)證： 當(dāng)開(kāi)關(guān) K K2 撥上（即等于 1）就可以對(duì)分或時(shí)進(jìn)行快速校準(zhǔn)。 其原理是：按下設(shè)置鬧鐘方式鍵，使電路工作于預(yù)置狀態(tài)，此時(shí)顯示器與時(shí)鐘脫開(kāi)，而與預(yù)置計(jì)數(shù)器項(xiàng)鏈，利用前面手陳文河 0858210103 南京理工大學(xué) 2020 – 03 – 06 18 動(dòng)校時(shí)、校分按鍵進(jìn)行設(shè)置鬧鐘時(shí)間。第一天上課聽(tīng)老師講解設(shè)計(jì)的要求我是似懂非懂，但回去之后跟 同學(xué) 討論 ，然后去圖書(shū)館找相關(guān)此設(shè)計(jì)的資料，只要一個(gè)下午我已經(jīng)把握要完成課程的要求則要做什么工作。 通過(guò) Quartus II 平臺(tái)下進(jìn)行設(shè)計(jì)，仿真，雖然在設(shè)計(jì)過(guò)程中出現(xiàn)了很多錯(cuò)誤但是在老師的耐心指導(dǎo)下，同學(xué)的熱情幫助我終于把一個(gè)一個(gè)模塊 完成，然后將它們級(jí)聯(lián)成一個(gè)完整的數(shù)字電子鐘。 參考文獻(xiàn)： 1. EDA 設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū) —— 南京理工大學(xué)電子技術(shù)中心 2. 數(shù)字邏輯電路 與系統(tǒng)設(shè)計(jì) /蔣立蘋(píng)編著 . — 電子工業(yè)出版社 3. 數(shù)字電路與數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)書(shū) /安德寧編著 .— 北京 :北京郵電學(xué)院出版社 4. EDA 實(shí)用技術(shù)即應(yīng)用 /劉艷萍，高振斌，李志軍編著 .— 北京 :國(guó)防 工業(yè)出版社 , 5. EDA 技術(shù)與 VHDL 設(shè)計(jì) /徐志軍，王金明 等編著 .— 北京 :電子工業(yè) 出版社 , 。 我 不僅 學(xué)會(huì)了課本的知識(shí)，鍛煉了動(dòng)手能力更讓我懂得了如 何耐心、細(xì)心地檢查錯(cuò)誤，這對(duì)我今后的學(xué)習(xí)和工作有很大的幫助。 剛開(kāi)始時(shí)，雖然之前在數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)課程里已經(jīng)接觸過(guò) VHDL 硬件描述語(yǔ)言但是不 是很熟悉，所以要費(fèi)比較多的時(shí)間去掌握 VHDL 語(yǔ)言。當(dāng)計(jì)時(shí)計(jì)到預(yù)置的時(shí)間則蜂鳴器發(fā)出鬧鐘信號(hào)，時(shí)間延遲為 1min。 當(dāng) K4拔上（即 K4=1）數(shù)字鐘保持當(dāng)前的顯示，停止計(jì)時(shí)。在 開(kāi)發(fā)工具 Quartus II 的頂層電路圖如圖所示： 陳文河 0858210103 南京理工大學(xué) 2020 – 03 – 06 17 四． 硬件下載與測(cè)試 : 1. 硬件下 載： 利用 Quartus II 進(jìn)行各個(gè)模塊設(shè)計(jì)，然后將這些模塊按所需要的功能連接，經(jīng)編譯，進(jìn)行芯片配置管腳。 封裝圖如下： clk clk_1Hzclk_2Hzclk_1kHzclk_2kHzclk_1MHzf enpininst1 8. 去抖動(dòng)模塊： 因?yàn)闄C(jī)械開(kāi)關(guān)的抖動(dòng)現(xiàn)象對(duì)系統(tǒng)產(chǎn)生誤差，甚至使不能正常工作，所以要適當(dāng)?shù)卦陂_(kāi)關(guān)和電路之間加入一個(gè)去抖動(dòng)模塊以防止機(jī)械開(kāi)關(guān)所引起的不良影響。 END IF。) THEN IF count5=499 THEN count5:=0。 2Hz PROCESS(clk_1k) VARIABLE count5: INTEGER RANGE 0 TO 500。 END IF。139。 END PROCESS。 ELSE count3:=count3+1。event AND clk_1M=39。 clk_2kHz=clk_2k。 clk_2k= NOT clk_2k。 BEGIN IF (clk_1M39。 END IF。) THEN IF count1=23 THEN count1:=0。 陳文河 0858210103 南京理工大學(xué) 2020 – 03 – 06 14 BEGIN PROCESS(clk) VARIABLE count1: INTEGER RANGE 0 TO 24。 SIGNAL clk_2: STD_LOGIC。 clk_2kHz: OUT STD_LOGIC。 ENTITY fenpin IS PORT( clk: IN STD_LOGIC。用 VHDL 就可以很方便的實(shí)現(xiàn)分頻，程序代碼如下： LIBRARY IEEE。 END PROCESS。 ELSE temp=39。 ARCHITECTURE behav OF bell IS SIGNAL temp: STD_LOGIC。 qin3: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY bell IS PORT( clk_1k: IN STD_LOGIC。 其封裝圖為： qin[
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