【正文】 圖 樂曲自動演奏原理框圖 automusic 模塊產生 8位發(fā)聲控制輸入 index，其中 一個進程對基準脈沖進行分頻得到4Hz 的脈沖以控制每個音階停頓時間為 1/4=，第二個進程是音樂存儲，將編好的樂曲存在 ROM中，本設計中存儲了 3 首歌曲。 圖 液晶驅動狀態(tài)圖 自制音源信號的程序設計 圖 為其原理框圖。039。039。分頻進程是為滿足使能信號的使能周期的最小時間，這是由于 FPGA的頻率太高，要滿足使能周期的最小時間就必須利用分頻實現(xiàn)。 FPGA 內部電路原理圖如圖 。時鐘模塊（ clock） 是對顯示時間的預置，即液晶顯示器顯示的內容。 E 是使能信號，為 1時整個系統(tǒng)才開始工作。 Vdd 29 是 +5V 邏輯電源 ,V0 是液晶驅動電源 ,Vss是電源地 .。 HD44780是字符型液晶顯示模塊的控制器。 圖 ADC0809 控制程序狀態(tài)轉換圖 液晶顯示驅動的程序設計 3． 4． 1 系統(tǒng)設計 該部分程序用 VHDL 硬件描述語言編寫。其狀態(tài)轉換圖如圖 所示。 START是轉換啟動信號，高電平有效； ALE是 3位通道選擇地址（ ADDA,ADDB,ADDC）信號的鎖存信號。程序詳見附錄。它控制計數器的工作，使其計數周期為 1S,1S之后就停止計數，將此時的計數值送入鎖存器鎖存，同時對計數器清零，開始下一個周期的計數，該計數值就是測得的頻 率。圖 。 表 31 頻率間隔為 5KHz， 100KHz， 500KHz 時對應的 A、 N 值例表（部分） 5KHz A值 N值 100KHz A值 N值 500KHz A值 N值 48 93 4 94 20 95 49 93 24 94 56 96 50 93 44 94 28 98 51 93 0 95 0 100 52 93 20 95 36 101 53 93 40 95 8 103 54 93 60 95 44 104 55 93 16 96 16 106 56 93 36 96 52 107 57 93 56 96 24 109 58 93 12 97 60 110 26 圖 軟件設計流程圖 圖 參數計算流程圖 27 頻率測量部分的程序設計 頻率測量是對設定的輸出頻率進行實時測定并顯示。其中的參數計算規(guī)律在圖 流程圖中列出。 A、 N的初始值為 16和 31。 這樣改變計數方法，可以使調頻 步進分別為 5kHz， 100kHz和 500kHz。它支持自頂向下（ Top Down）和基于庫（ Library Based）的設計方法，支持同步電路、異步電路、 FPGA以及隨機電路的設計，范圍很廣，語言的語法比較嚴格，給閱讀和使用都帶來極大好處。軟件實現(xiàn)的功能是： ① 設定頻率間隔 fr 247。 64=。 24 APNPANPA ?????? )()1(＝ () 此時 fc 被鎖定在： ? ? rc fAPNf ??? () 其中 N為 0～ 1023； A為 0～ 63； P=64(由 MC12022確定 )。該值可通過 FPGA改變。 () 由于 R值是固定的，只能從 8個參考值中選擇，采用 。 圖 立體聲模塊電路圖 頻率的計算 VCO 輸出頻率 的范圍是 14～ 45MHz。 圖 BA1404內部結構方框圖 該芯片 采用低電壓、低功耗設計，電壓在 1V至 3V間 ，典型值為 ： 最大功耗 500mW，靜 23 態(tài)電流為 3mA。 U0 與給出峰 峰值電壓的關系曲線通過實驗得到，如圖 （ b）所示。其原理圖如 。 在該電路中，要保持輸出電壓 Uout1穩(wěn)定在 1V177。 左右，可以提高功放的效率。 。 圖 功率放大電路圖 放大器效率可由式 。芯片的輸入輸出端與地之間連接大容量的濾波電容，靠近芯片的輸入引腳加小容量高頻電容以抑制芯片自激，輸出引腳端連接高頻電容以減小高頻噪聲。 理論上環(huán)路濾波器的通帶應該盡量小，但是成本，體積也隨之增加，幾 Hz已經能滿足要求。而 VCO如做調頻源用，其瞬時頻率總是偏離標準值的。利用這種方法可以方便地使總分頻比為連續(xù)數，總分頻比為 D=PN+A。 A計數器輸出由高變低，247。當 M為高電平時，分頻比為 P+1，低電平時為 P。 N計數器一起構成一個吞咽脈沖可編程分頻器。鑒相器將參考分頻器輸出信號和壓控振蕩器產 生的頻率信號進行比較，輸出為兩者之間的相位差。247。 圖 MC145152 內部結構圖 參考分頻器是為了得到所需的頻率間隔而設定的。 N計數器、 6bit247。 R計數器 )、雙端輸出的鑒相器、控制邏輯、 10 位可編程的 10bit247。 圖 鎖相環(huán)基本原理框圖 PLL 頻率合 成電路設計 鎖相環(huán)頻率合成器是以大規(guī)模集成 PLL 芯片 MC145152 為核心設計的。鎖相環(huán)路主要由晶振、參考分頻器、壓控振蕩器（ VCO）、鑒頻 /鑒相器（ FD/PD）、低通濾波器 （ LPF）、可編程分頻器組成。減小諧振回路的電感感抗，改變電容容量，不需要并聯(lián)二極管即可很容易地實現(xiàn)頻率擴展，在實驗中利用該方法用單管電感，繞 6圈，曾使輸出達到 87MHZ 以上?？衫脠D中 (a)所示的測量電路來測變容二極管 MV209的壓容特性。 。將功率放大器 輸出的電壓 Vout1通過一反饋電路接到該腳，可以在輸出頻率不同的情況下自動調整輸出電壓的幅值并使其穩(wěn)定在 1V177。其 振蕩頻率由式 。 圖 。 15 圖 系統(tǒng)組成框圖 2. 單元電路設計 壓控振蕩器和穩(wěn)幅電路的設計 壓控 LC振蕩器主要由壓控振蕩芯片 MC164變容二極管 MV209以及 LC諧振回路構成。 綜上所述，選擇 方案二，采用 三端穩(wěn)壓器電路 。用兩片 MC34063芯片分別將 3V的電池電壓進行直流斬波調壓，得到 5V和 12V 的穩(wěn)壓輸出?？梢燥@示英文及數字，利用 FPGA來驅動液晶顯示模塊，設計簡單，且界面美觀舒適，耗電小。選擇自制音源還可以顯示曲目。 綜上所述，選擇 方案二設計立體聲 模塊 。 8．立體聲模塊的設計方案論證與選擇 方案一： 采用分立元件組成立體聲模塊。為了防止失真過大，輸出端采用并聯(lián)諧振回路。 方案二： 采用丙類功率放大電路。甲類放大器的導通角為 360176。利用該方法可以進一步提高輸出電壓的穩(wěn)定性，保證在 15~35MHz的頻率范圍內，輸出電壓峰 峰值控制在 1V177。反饋網絡由一個可變電阻組成，穩(wěn)定輸出電壓。利用該方法電路測量容易，也比較準確。在輸入信號幅度比較大的情況下，輸入電壓峰 峰值和輸入電壓成線性關系。功能集成在 FPGA一塊芯片上，可靠性高，準確性好，容易實現(xiàn)，并且充分利用了 FPGA的資源。雖然原理簡單，實現(xiàn)比較容易，但是電路復雜，可靠性不高。但該芯片價格昂貴，并且系統(tǒng)對芯片的資源利用較少。 FPGA的運行速度快，資源豐富，使用方 便靈活，易于進 12 行功能擴展。 圖 鎖相環(huán)式頻率合成器基本組成框圖 綜上所述，選擇 方案三采用大規(guī)模 PLL芯片 MC145152 和其它芯片構成數字鎖相環(huán)式頻率合成器。利用鎖相環(huán)，將 VCO 的輸出頻率鎖定在所需頻率上。缺點是分辨率的提高要通過增加循環(huán)次數來實現(xiàn)，電路超小型化和集成化比較復雜。但系統(tǒng)中需用大量的混頻器、濾波器等，體積大，易產生過多雜散分量，而且成本高、安裝調試都比較困難。 綜上所述，選擇方案二利用壓控振蕩芯片 MC1648 和變容二 極管 MV209，外加一個 LC 并聯(lián)諧振回路構成壓控振蕩器。 圖 分立元件構成的 VCO 電路圖 方案二：采用壓控振蕩芯片 MC1648 和變容二極管 MV209，外接一個 LC 諧振回路構成變容二極管壓控振蕩器。 方案論證與比較 1．壓控振蕩器的設計方案論證與選擇 方案一 ： 采用分立元件構成。采用電壓負反饋和自動增益控制（ AGC）電路使輸出電壓幅值穩(wěn)定在 1V177。 關鍵詞： 壓控振蕩器 數字頻率合成 FPGA Voltage Controlled LC Oscillator Abstract： The system adopting FPGA to design the VCO is based on the digital frequency synthesize technical. The digital PLL principle is used and the control of the core chip MC145152 is acplished by FPGA. It can automatically change and measure the frequency of VCO with a step of 1 kHz and Vpp and display it by LCD. Meantime it realizes the functions of expanding the frequency, designing the homemade sound barrier, stereo coding etc, which make the precept better and more practical. The design is 8 programmed with VHDL and realized in the chip of XC2020PQ208 Xilinx series. It is proved to be well functioning, the output frequency is stable and the power of it is over 20mW, and the capability indexes are also good after testing. Keywords： VCO digital frequency synthesize FPGA （注意：以上內容在實際論文中為一頁） 目 錄 1. 系統(tǒng)設計 ?????????????????????????????? x 總 體設計方案 ?????????????????????????????? x 設計要求 ?????????????????????????????? x 設計思路 ?????????????????????????????? x 方案論證與比較 ??????????????????????????? x 系統(tǒng)組成 ?????????????????????????????? x 2. 單元電路設計 ????????????????????????????? x 壓控振蕩器的 設計 ???????????????????????????? x 鎖相環(huán)路的設計 ????????????????????????????? x PLL頻率合成電路設計 ???????????????????????? x 前置分頻器 ????????????????????????????? x 低通濾波器 ????????????????????????????? x 電源電路 ?????????????????????????????? x 功率放大電路的設計 ???????????????????????????? x 峰 峰值測量電路的設計 ?????????????????????????? x 立體聲編碼器的設計 ???????????????????????????? x 頻率的計算 ???????????????????????????????? x 3. 軟件設計 ????????????????????????????????? x MC145152的控制和顯示部分的設計 ???????????????????? ?? x 測頻計的設計 ??????????????????????????????? x ADC0809控制部分的設計 ?????????????????????????? x 液晶顯示驅動的設計 ???????????????????????????? x 9 4. 系統(tǒng)測試 ????????????????????????????????? x 測試使用的儀器 ?????????????????????????????? x 指標測試和測試結果 ?????????????????????? ?????? x 輸出頻率范圍和穩(wěn)定度的測試 ?????????????????????? x 電壓峰 峰值的測試 ???????????????????????????