【正文】 兩項，分別輸入要建立的 Library 的名稱和路徑。 Cell 可以是一個簡單的單元，像一個與非門，也可以是比較復雜的單元。表示后天工作。主要包括直流仿真、交流仿真和瞬態(tài)仿真。在 100KHz 以下 CMRR 是相當大的。 圖 測量轉(zhuǎn)換速率和建立時間的原理圖 圖 測量擺率和建立時間的電路圖 圖 擺率與建立時間 CMRR的頻率響應測量 差動放大器的一個重要特性就是其對共模擾動影響的抑制能力，實際上運算放大器即不能是完全對稱的，電流源的輸出阻抗也不可能是無窮大，因此共模輸入的變化會引起電壓的變化， Vout， Vin,cm 是指共模輸出端和共模輸入端的交流小信號，而不是它們的直流偏置電壓。 為了測量轉(zhuǎn)換速率和建立時間，將運算放大器輸出端與反相輸入端相連，如圖 所示，輸出端接 10pF 電容，同相輸入端加高、低電平分別為 + 和 — ，周期為 10us 無 時間延遲的方波脈沖。沒有考慮制造時 MOS 管的失陪情況，因此仿真得到的 PSRR 都要比實際測量時好，因此在設計時要留有余量。增益 66dB，增益指標未達到，單位增益帶寬僅有 4GB 左右。若采用高增益結(jié)構，傳輸曲線的線性部分與放大器輸出電壓擺幅一致，圖 為反相增益為 10 的結(jié)構，通過 RL的電流會對輸出電壓擺幅產(chǎn)生很大的影響，圖 為輸出電壓范圍。瞬態(tài)仿真則是反映出電路工作的現(xiàn)象，只有瞬態(tài)仿真通過，才能說明電路具備了相應的能力。 小結(jié) 本章介紹了 CMOS 運放的基本原理并對各個部分進行了簡單分析。相位補償電路由 Cc 構成， Cc 作為密勒補償電容。恒流源作放大器的負載時增益很高，輸出的動態(tài)范圍大。因此 Av 的增加受到 Rc 取值的限制。 兩級運算放大器原理簡單分析 圖 兩級 CMOS運算放大器的電路圖 圖 中有多個電流鏡結(jié)構， M5, M8 組成電流鏡，流過 M1 的電流與流過 M2 電流 54,32,1 2 ddd III ?? ，同時 M3， M4 組成電流鏡結(jié)構，如果 M3 和 M4 管對稱，那么相同的結(jié)構使得在 x， y 兩點的電壓在 Vin 的共模輸 入范圍內(nèi)不隨著 Vin 的變化而變化，為第二極放大器提供了恒定的電壓和電流。因為多一層管子就要至少多增加一個管子的過驅(qū)動電壓。 多就足夠大了。如果該運放需要驅(qū)動低阻負載，則在第二級后面再接一個緩沖級，以降低輸出阻抗并增大輸出信號擺幅，偏置電路是給晶體管建立適當?shù)撵o態(tài)工作點。 差分跨導級構成了運放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。在進行上述加工步驟過程中我們通過光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進行。 為便于檢查工藝質(zhì)量，版圖上要安排大量的測試圖形，此外，在 MOS 運放的設計中，對電路中對稱部分，如輸入差分放大器，在版圖上盡量對稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。要盡量減小布線長度，特別是減小細連線的長度。 對于硅柵 MOS 集成電路，由于已經(jīng)有了兩層（有時也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標。例如，對于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。版圖設計的一般要求如下： 布局要合理。 這些都違反了設計規(guī)則，在電路制作中將產(chǎn)生問題。而生產(chǎn)過程中的物理化學反應和機器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關系。如圖 （ a）所示，這是一個 PMOS 管版圖，它包含 N 阱、柵、 P+有源區(qū)、 P+襯底偏置和接觸孔 5 層，由大小不等的長方形和正方形組合而成。 （ 6）引線孔 a. 淀積場 SiO2 層； b. 6 掩膜版確定引線孔區(qū)。 CMOS 制造工藝的基本流程 以 P 阱硅柵 CMOS 制造工藝的基 本流程為例 如圖 圖 P阱硅柵 CMOS制造工藝的基本流程 （ 1）定義 P 阱 a. 在 N 型硅襯底表面生長 SiO2 層； b. 1 掩膜版：確定 P 阱區(qū)； c. P 阱：硼離子注入； d. 阱區(qū)推進約 4~6um 阱深。 沉積與刻蝕 器件的制造需要各種材料的沉積。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚 SiO2 層，使后面的工序可以在其上制作互聯(lián)線。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。通過被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。然后，晶片被拋光和化學腐蝕，以去除在切片過程中造成的表面損傷。 這類單晶硅生長可以使用“切克勞斯基法”（ Czochralski method）來實現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅中逐漸地將籽晶拉出來。 模擬電路設計師們認識到 MOS 電路的這一特點后，開始將模擬電路和數(shù)字電路設計在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。而且，今天的半導體技術要求工藝工程師和電路設計之間經(jīng)常地交流以熟悉相互的需要，因而必須對工藝的每一個規(guī)則有充 分的了解。不同的工藝使用的層數(shù)不同，但都會包含制作 NMOS 管和 PMOS 管需要的各層，以及連接用的金屬層。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構。換句話說，起初只有一層硅片；然后把 N 阱制作在 P 襯底上，這就形成了第二層；把有源區(qū)注入 N 阱中，這就形成了第三層；而作為柵極下的氧化層，要在有源區(qū)上產(chǎn)生一層氧化物，這就形成了第四層；在氧化層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在 MOS 管各級上，通過金屬，使 MOS 管能和其他電路器件相連接，這就形成了第六層。在 PMOS 管結(jié)構圖中，包含了 P 襯底、N 阱、 P+有源區(qū)、柵極下氧化層、多晶硅柵以及引出的 G、 D、 S、 B 各級的接觸孔。不同的顏色圖案表示不同的層次，工藝廠商按 照圖紙制造掩膜版，掩膜版的層數(shù)設計工藝步數(shù)和成本。 小結(jié) 本小節(jié)主要介紹了 CMOS 運放的研究背景以及研究內(nèi)容，還介紹了模擬集成電路設計的基本流程。 （ 4）第 9 周 ~第 14 周：根據(jù)從版圖中提取的參數(shù)，進行軟件仿真。 （ 9）設計總結(jié)。 （ 3）學習有關參考書籍，掌握有關設計、計算方法。將最后的測試結(jié)果和最初的電路指標進行比較，總結(jié)電路設計的結(jié)果。 版圖完成之后，把數(shù)據(jù)交給晶片制造廠進行生產(chǎn)，一般需要經(jīng)過 6 至 8 周的時間，廠家會制造好電路，將芯片返回給設計者。 再次是版圖的繪制。但是，這里的“設計”只是整個電路設計流程中的一步。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動態(tài)范圍等。 電路設計流程 一般完整的 CMOS 電路設計包括多個步驟，將它簡要分為 4 步，如圖 所示。 本論文主要分析 CMOS 集成運算放大各個部分的主要原理；完成對 CMOS 運 放的設計，用 Spectre 進行仿真模擬，從模擬的結(jié)果中推導出各個參量和其決定因素之間的關系，從而確定出符合設計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設計的優(yōu)化 路徑。因此必須要對從版圖中提取出來的網(wǎng)表（其中包含著寄生元件）進行仿真 ，此過程稱為后仿真。 DRC 驗證是對電路的一些布局進行幾何空間的驗證從而保證廠家在工藝技術方面可以實現(xiàn)線路的 連接； ERC 驗證用來檢查電氣連接中的一些錯誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。 后端中在繪制完成版圖后最初要通過版圖的一些驗證，版圖的驗證包括版圖與電路原理圖的對比驗證（ LVS。根據(jù)要求參數(shù)設計所需電路后，把原理圖輸入到設計環(huán)境中并對其進行電路仿真，也就是對元件尺寸的設計、電路的結(jié)構、布局前電路及負載估計進行模擬。 運算放大器的版圖設計，是模擬集成電路版圖設計的典型，利用 Cadence 對設計初稿加以模擬，然后對不符合設計目標的參數(shù)加以修改并進行模擬，重 復這一過程，最終得到優(yōu)化設計方案，其關鍵在于尋找目標與決定因素之間的關系。 這些努力 試圖 創(chuàng)造 一個 “理想 ”的運算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。 我們粗略地把運放定義為“高增益的差動放大器”。由于早期應用于模擬計算機中，用以實現(xiàn)數(shù)字運算，故得名“運算放大器”。利用 Spectre 對設計初稿加以模擬，然后對不符合設計目標的參數(shù)加以修改，重復這一過程，最終得到優(yōu)化設計方案。 運算放大器（簡稱運放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。前段設計包括電路的設計、原理圖輸入和電路仿真；后端設計（又稱為物理設計）包括版圖的繪制與驗證。但并不適用于模擬電路設計。 前 言 集成電路 (Integrated Circuit)是把大量有源和無源器件及它們之間的互連線路集成在一起 ,形成一個具體的功能模塊。 運算放大器的版圖設計，是模擬集成電路版圖設計的典型，利用 Spectre對設計初稿加以模擬，然后對不符合設計目標的參數(shù)加以修改，重 復這一過程，最終得到優(yōu)化設計方案。 本文依據(jù)基本 CMOS 集成運算放大電路的設計指標及電路特點， 繪制了基本 電路圖， 通過 Spectre 進行仿真 分析 ， 得出性能指標與格元器件參數(shù) 之間的關系， 據(jù)此 設計 出各元件 的版圖幾何尺寸以及工藝參數(shù)， 建立出從性能指標到版圖設計的優(yōu)化路徑。 外文資料譯文 ............................................................................. 錯誤 !未定義書簽。 相對于數(shù)字集成電路的規(guī)律性和離散性，計算機輔助設計方法學在給定所需功能行為描述的數(shù)字系統(tǒng)設計自動化方面已經(jīng)非常成功。 模擬集成電路的設計流程可以分為前段設計和后端設計兩大部分。后端繪制的版 圖后首先要通過版圖驗證，版圖驗證包括設計規(guī)則驗證、電氣規(guī)則檢查、版圖與電路原理圖對比驗證。 本文依據(jù)基本 CMOS 集成運算放大電路的設計指標及電路特點，繪制基本電路圖，用 Spectre 進行仿真模擬，從模擬的結(jié)果中推導出各個參量和其決定因素之間的關系，從而確定出 符合設計指標所的版圖幾何尺寸以及工藝參數(shù)。在實際地電路中，通常結(jié)合反饋網(wǎng)絡共同組成某種功能模塊。每一代 CMOS 技術，由于供應減少電壓和晶體管溝道長度的運算放大器的設計 ， 繼續(xù) 為運放的設計 提 出 一個復雜的問題。 20 年前，大多數(shù)的運放 是各種應用的一個通用模塊 。例如，如果高速度的要求，增益誤差要求不高的選擇電路結(jié)構應有利于前者，后者可以犧牲 。前段設計包括設計電路結(jié)構和輸入原理圖。如果仿真結(jié)果完全符合了設計的要求以后就可以將電路提供給后端從而進行版圖方面的設計。 Design Rule Check）。版圖中的一些寄生元件將對集成電路的某些性能產(chǎn)生嚴重的影響。在嚴格按照設計程序進行電路仿真并通過版圖驗證和后仿真之后，投片是否成功，關鍵是看芯片制造廠了。 本設計采用全制定模擬集成電路設計方法，嚴格根據(jù)模擬集成電路的正向設計流程，采用上華 雙多晶雙鋁 CMOS 混合工藝設計規(guī)則，全部設計過程在 Cadence 的設計平臺上完成。根據(jù)目標的需求，以及需要使用的電路工藝，決定具體的電路要求。通常也可以稱此階段為電路設計。使其最終能達到所 需要的性能指標。因此也可以這么說，所見的版圖就是需要的電路，最終 將版圖提交給生產(chǎn)廠家。 圖 模擬集成電路設計流程 在經(jīng)過“確定目標 —— 電路仿真 —— 版圖制作 —— 流片測試”這 4 個步驟后，才能算完成了全部的電路設計流程。 （ 2）分析 CMOS 運算放大器 電路的構成和基本原理并對其相關電路進行篩選。 （ 8） DRC 驗證及修改仿真。 （ 3）第 5 周 ~第 8 周：對設計的電路進行版圖設計。 （ 6）第 17 周：答辯。