【正文】 1hz 1ghz .print ac vdb(Vout) 瞬態(tài)特性仿真 .tran/op 20n 50u method=bdf .print tran v(vout) v(vin) 。如果將一個成熟的電路系統(tǒng)用一個較簡單的工具等將它完完全全的表現(xiàn)出來，那么它的市場前景將是很大的。這些不足之處制約了本設計的廣泛應用性，但是，任何系統(tǒng)都是由功能少、不完善的系統(tǒng)向功能完善的系統(tǒng)慢慢發(fā)展的， 性能也會越來越好 。 分析三種運放結構之后，根據(jù)需要的性能指標并且針對各種結構的優(yōu)缺點不同，最終確定了一種折疊式共源共柵結構級聯(lián)形式的設計方案，在提高增益的同時保證了輸出擺幅的設計。 圖 610 LVS比對設置 30 設置完成后進行比對，比對的結果如圖 611。 29 圖 69總體版圖設計 LVS 版圖比對 版圖比對是設計的最后一步，在完成版圖設計之后需 要把版圖與電路原理圖進行對比，對比的結果直接關系到版圖設計是否符合設計要求，是不是和原理圖一樣能完成原理圖分析中所得到的結果。本版圖設計是全差分 CMOS運算放大器的設計，由于運算放大器的全差分結構，使得電路中大部分 MOS 管均是成對出現(xiàn)的，版圖中設計對于對稱性有著較高的要求。 28 圖 66輸出模塊版圖 整體模塊版圖 最后整體布局把之前單獨檢查過正確的模塊進行金屬層布線，也需要注意不能交叉，布線完成后也需要進行 DRC規(guī)則檢查。 圖 67偏置模塊版圖 輸出模塊版圖 輸出模塊的版圖設計是按照原理圖中這部分的設計完成的，輸出模塊的版圖如圖 68所示。這個模塊主要是產(chǎn)生主電路工作時需要的工作電壓，因此這個模塊的設計要保證精確，正確。實際過程還需要考慮布線問題，布線時盡量按照緊密的方式進行布線，這樣才能保證廠家的生產(chǎn)成本。單個模塊版圖已經(jīng)分別畫出。我們在設計過程中要盡量把個部分的比例設計的比較精確，這樣我們的設計才會有它存在的價值。這 樣，可將工藝誤差控制到最小限度。電 阻計算公式均為： [ ( L 2 X d) / ( w w ) ] Rs ( 2 / n) RcR ? ? ? ? ? ? （ 62） 式中， Rs 代表的是電阻值的大小， L和 W分別代表電阻的長和寬， Rc 代表的是每一個個接觸部分的電阻值的大小， n表示所有接觸孔的數(shù)量。然后在兩層導電層之間的絕緣層利用二氧化硅或者氧化多晶硅進行隔絕。 圖 63 PMOS版圖設計 電容電阻版圖設計 NMOS 和 PMOS 畫好之后開始對電容和電阻的版圖進行設計。檢查無誤之后 NMOS版圖就基本完成了。檢查無誤之后畫出多晶硅（ poly），柵極的大小由柵長和柵寬決定，畫好之后也同樣需要進行檢查。這樣設置好之后即可進行版圖的繪制工作。 NMOS 版圖設計 設計器件的時候首先要對襯底進行設計，在 LEdit版圖設計界面，一般規(guī)定編輯狀態(tài)下的界面就是版圖設計的襯底，襯底為 P型襯底。半導體包括多晶硅、 N+摻雜區(qū)、 P+摻雜區(qū)和阱區(qū)。 在進行設計規(guī)則檢查過程中，如果設計不符合設計規(guī)則，那么就會出現(xiàn)錯誤提示，并且在錯誤的地方做出標記，并做出解釋，然后需要設計人員對解釋進行分析，確定電路中存在的錯誤，然后進行改正。 規(guī)則檢測中最重要的就是規(guī)則檢查也就是電路圖設計規(guī)則的檢查（ DRC），這種規(guī)則檢查是 LEdit在進行電路版圖設計過程中形成的的一套固定的技術參數(shù)， 這些參數(shù)通常是由設備的參數(shù)決定的，也可能是在設計過程中通過測量得到的，也是在設計中的最優(yōu)選擇設計值。對于大型的集成電路設計來說，版圖設計是成千上萬的元件的有機結合。這些功能為設計者提供了一個完整的設計與驗證解決方案。本設計主要用到了 LEdit版圖設計軟件，下面對 LEdit進行一下介紹。本文主要利用 LEdit進行版圖設計，設計的時候需要進行規(guī)則檢查，把相關參數(shù)進行帶入分析，之后進行模擬仿真并分析模擬電路的一些問題。 21 放大器參數(shù) 通過參數(shù)的調整與分析，最后把這些參數(shù)進行了微調，確定了最終的參數(shù)。本文的電源抑制比大概在 70dB左右。 計算電源抑制比的基本公式為： 10 [ ( Ri pp l e ( i n) / Ri pp l e ( ou t ) ) ]P SR R L og? （ 51） 20 從上式可以看出，影響電路輸出信號的除了電路本身結構之外，供 電電源的影響。 電源抑制比 電源抑制 比 (PSRR)是 指輸入變化與輸出變化之間的比值 ，常用分貝表示。具體分析噪聲曲線如圖 54 所示。折疊式共源共柵的電路結構本身就會有較 大的功耗，觀察對比發(fā)現(xiàn)這樣的功耗能滿足設計要求。因此，電路的功耗也是必須嚴格控制的一個環(huán)節(jié)，電路功耗過大不僅會造成資源的浪費，對管子的使用壽命也會產(chǎn)生十分重要的影響，會大大減短使用壽命。輸出圖中能直接觀察到電壓的最終增益和輸出的相位曲線，通過對曲線的觀察分析，確定結果是否符合設計要求，仿真輸出如圖 52所示。這樣的輸入信號設計能很容易的識別交流小信號，能較好的抵抗外部電磁干擾，還能提高穩(wěn)定性。 16 圖 45 總體結構電路圖 17 5 仿真與分析 本設計采用 ，利用 TSpice軟件輸入不同的命令對運算放大器的直流和交流特性、噪聲特性、電源抑制比和功耗等特性進行模擬和仿真，并且對仿真結果進行分析。到此，電路的整體結構基本完成，還需要一些參數(shù)的微調。 11P Rout Cm?? ? （ 45） 非主極點頻率可由式 46計算得到。本設計中共模反饋電路 15 的設計結構簡單，性能較好，采用的是米勒補償電容和補償電阻串聯(lián)的結構。 NMOS 管 M12 作為電流源負載， Vbias2 偏置電壓由偏置電路提供， c為前級主電路的輸出信號。本偏執(zhí)模塊的基準電流源的選取 10uA電流源， M13M16寬長比經(jīng)過計算如下： M13（ W/L） =9， M14（ W/L） =2/3， M15（ W/L） =2， M16（ W/L） =。偏置電路的模塊如圖 43所示。 第二級采用共源級，這樣輸出阻抗 會符合設計的要求，與此 同時還需要考慮輸出擺幅的影響， 共源級的設計會有較高的輸出擺幅。 主電路的設計采用的是兩級級聯(lián)的結構，其原理如下： 第一級差分放大電路是采用兩個 PMOS 管作為差分輸入管的折疊式共源共柵結構， PMOS管的使用可以大大提高運放的增益，與普通全差分結構和套筒式結構相比，折疊式共源共柵結構的使用能夠使設計得到一個比較合理的設計效果。 運放的增益表達式為： Au Gm Rout?? （ 41） 式中的 Au為增益， Gm為 M M2 的等效跨導， Rout為輸出阻抗。由于在同等的設計條件下， P管的跨導約為 N管跨導的 ，因此選擇 P管作為電路的差分對管作為輸入端，主電路的設計如圖 42所示。 偏置電路模塊的作用是為各個電路模塊提供合適的偏置電壓，使得電路具有穩(wěn)定的性能。由于本設計采用的是 CMOS 工藝， MOS 管的柵極只有極微小的漏電流，可以保證電路具有很高的輸入阻抗，從而滿足設計要求。本章主要對集成 運算放大器 進行整體設計和各個模塊電路結構設計。 對以上三種結構的集成運放結構各種性能指標進行比對，結果如表 31所示： 表 31三種結構 對比 運放結構 增益 輸出擺幅 速度 功耗 噪聲 套筒式 中 中 高 低 低 折疊式 中 中 高 中 中 全差分式 高 中 中 高 中 表 31所示的性能指標是基于理想集成運放來測試的，在實際應用中，實際集成運放和理想運放有一定的區(qū)別，要想使集成運放電路各方面最優(yōu)化的性能指標是不可能實現(xiàn)的，總要舍棄其中的一些指標來滿足設計的主要要求，各個性能指標之間的關系如圖 36所示 [5] [6]。但是該結構也有著一定的缺陷：由于輸入級信號范圍的限制使得輸入的共模信號受到了較大的限制，并且電路的輸出信號范圍也受到限制，從而導致電路的放大倍數(shù)受到限制，因此要得到較大的電路放大倍數(shù)就必須以降低信號的輸入范圍和輸出信號范圍為代價。 7 圖 33 單端輸出運算放大器 圖 34差分輸出運算放大器 套筒式結構 套筒式共源共柵放大器結構是一個雙端輸入，雙端輸出的筒式結構運算放大器。各種設計結構各有優(yōu)劣，本節(jié)將各種設計結構的性能優(yōu)劣進行比較得出本設計所采用的設計結構。在開環(huán)結構中，運放的輸出端接一個負載電阻便可以測輸出電阻。輸入阻抗的大小，直接影響到運放輸入級接收差模輸入激勵信號的比例。一般情況下，運算放大器的相位裕度要求不低于 45 度，在 Tanner 中可以直接輸出相位特性。轉換速率反映了運放的大信號瞬態(tài)特性。所以對大擺幅的需求使全差分的運放使用相當普遍。噪聲與功耗速度和線性度之間是相互制約，是一個重要的參數(shù)。特別是現(xiàn)在的筆記本電腦，由于發(fā)熱以及工作時間等問題，對電腦性能有一定的 影響，也對使用者引起一些不方便。電路的直流增益即電路的放大倍數(shù)，計算公式為： ? ? 20Gu dB lg Au? （ 31） 2．單位增益帶寬 單位增益帶寬是運算放大器的單位增益為 1時單位增益帶寬。直到驗證無誤為止，這樣軟件的設計就算完成了。接下來用到了仿真模擬軟件 TSpice，利用 TSpice輸入相應命令，對電路圖模擬并輸出成 SPICE文件，如果模擬結果有錯誤，回到 SEdit 檢查電路圖，如果 TSpice 模擬結 果無誤，則開始利用 LEdit 對電路進行版圖的設計。 Tanner EDA中的各軟件的主要功能如表 21 所示。 3 2 軟件介紹 本設計中集成運放的設計采用 CMOS 工藝，設計采用 Tanner EDA集成電路設計軟件完成電路結構設計仿真、版圖設計和 LVS比對。綜 合以上三種集成運放結構性能的優(yōu)劣以及各種性能之間的折衷，本設計輸入級選擇折疊式共源共柵結構，因為它具有最快的速度和最大的增益，但單級折疊式結構雖然具有較高的增益但是還是不能完全滿足設計要求，該結構輸出擺幅較大，在考慮到繼續(xù)進行放大的同時具有較好的輸出擺幅和頻率特性，因此將以共源級作為輸出級。 2 目前常見的集成運放有三種結構：簡單的全差分結構、套筒式共源共柵結構和折疊共源共柵結構等。隨著 CMOS集成電路技術的不斷發(fā)展與進步，設計者開始嘗試利用 CMOS技術來設計 高性能的集成運放，尤其是一些高精尖的精密儀器設備。這些都對設計和生產(chǎn)帶來了很大的壓力和動力，也是一個很迫切需要解決的問題。目前的半導體集成電路產(chǎn)品種類日 益豐富，電子科學技術的應用已經(jīng)滲入到社會生活的各個領域，很大程度上影響和改善著人們的生活 [6]。 其發(fā)展速度相當之快。集成運放具有增益高 、 輸入 阻抗 大 、 輸出 阻抗 低 、 共模抑制比高 和 失調與 漂移性 小 等優(yōu)點 ，而且當輸入電壓值為零時，輸出值也為零。 參考文獻 .......................................................................................................................... 32 附錄 1 ................................................................................................................