【正文】 1hz 1ghz .print ac vdb(Vout) 瞬態(tài)特性仿真 .tran/op 20n 50u method=bdf .print tran v(vout) v(vin) 。如果將一個(gè)成熟的電路系統(tǒng)用一個(gè)較簡(jiǎn)單的工具等將它完完全全的表現(xiàn)出來，那么它的市場(chǎng)前景將是很大的。這些不足之處制約了本設(shè)計(jì)的廣泛應(yīng)用性，但是，任何系統(tǒng)都是由功能少、不完善的系統(tǒng)向功能完善的系統(tǒng)慢慢發(fā)展的， 性能也會(huì)越來越好 。 分析三種運(yùn)放結(jié)構(gòu)之后，根據(jù)需要的性能指標(biāo)并且針對(duì)各種結(jié)構(gòu)的優(yōu)缺點(diǎn)不同，最終確定了一種折疊式共源共柵結(jié)構(gòu)級(jí)聯(lián)形式的設(shè)計(jì)方案，在提高增益的同時(shí)保證了輸出擺幅的設(shè)計(jì)。 圖 610 LVS比對(duì)設(shè)置 30 設(shè)置完成后進(jìn)行比對(duì)，比對(duì)的結(jié)果如圖 611。 29 圖 69總體版圖設(shè)計(jì) LVS 版圖比對(duì) 版圖比對(duì)是設(shè)計(jì)的最后一步，在完成版圖設(shè)計(jì)之后需 要把版圖與電路原理圖進(jìn)行對(duì)比，對(duì)比的結(jié)果直接關(guān)系到版圖設(shè)計(jì)是否符合設(shè)計(jì)要求，是不是和原理圖一樣能完成原理圖分析中所得到的結(jié)果。本版圖設(shè)計(jì)是全差分 CMOS運(yùn)算放大器的設(shè)計(jì)，由于運(yùn)算放大器的全差分結(jié)構(gòu)，使得電路中大部分 MOS 管均是成對(duì)出現(xiàn)的，版圖中設(shè)計(jì)對(duì)于對(duì)稱性有著較高的要求。 28 圖 66輸出模塊版圖 整體模塊版圖 最后整體布局把之前單獨(dú)檢查過正確的模塊進(jìn)行金屬層布線，也需要注意不能交叉，布線完成后也需要進(jìn)行 DRC規(guī)則檢查。 圖 67偏置模塊版圖 輸出模塊版圖 輸出模塊的版圖設(shè)計(jì)是按照原理圖中這部分的設(shè)計(jì)完成的，輸出模塊的版圖如圖 68所示。這個(gè)模塊主要是產(chǎn)生主電路工作時(shí)需要的工作電壓，因此這個(gè)模塊的設(shè)計(jì)要保證精確，正確。實(shí)際過程還需要考慮布線問題，布線時(shí)盡量按照緊密的方式進(jìn)行布線，這樣才能保證廠家的生產(chǎn)成本。單個(gè)模塊版圖已經(jīng)分別畫出。我們?cè)谠O(shè)計(jì)過程中要盡量把個(gè)部分的比例設(shè)計(jì)的比較精確，這樣我們的設(shè)計(jì)才會(huì)有它存在的價(jià)值。這 樣，可將工藝誤差控制到最小限度。電 阻計(jì)算公式均為： [ ( L 2 X d) / ( w w ) ] Rs ( 2 / n) RcR ? ? ? ? ? ? （ 62） 式中， Rs 代表的是電阻值的大小， L和 W分別代表電阻的長(zhǎng)和寬， Rc 代表的是每一個(gè)個(gè)接觸部分的電阻值的大小， n表示所有接觸孔的數(shù)量。然后在兩層導(dǎo)電層之間的絕緣層利用二氧化硅或者氧化多晶硅進(jìn)行隔絕。 圖 63 PMOS版圖設(shè)計(jì) 電容電阻版圖設(shè)計(jì) NMOS 和 PMOS 畫好之后開始對(duì)電容和電阻的版圖進(jìn)行設(shè)計(jì)。檢查無誤之后 NMOS版圖就基本完成了。檢查無誤之后畫出多晶硅（ poly），柵極的大小由柵長(zhǎng)和柵寬決定，畫好之后也同樣需要進(jìn)行檢查。這樣設(shè)置好之后即可進(jìn)行版圖的繪制工作。 NMOS 版圖設(shè)計(jì) 設(shè)計(jì)器件的時(shí)候首先要對(duì)襯底進(jìn)行設(shè)計(jì)，在 LEdit版圖設(shè)計(jì)界面，一般規(guī)定編輯狀態(tài)下的界面就是版圖設(shè)計(jì)的襯底，襯底為 P型襯底。半導(dǎo)體包括多晶硅、 N+摻雜區(qū)、 P+摻雜區(qū)和阱區(qū)。 在進(jìn)行設(shè)計(jì)規(guī)則檢查過程中，如果設(shè)計(jì)不符合設(shè)計(jì)規(guī)則，那么就會(huì)出現(xiàn)錯(cuò)誤提示，并且在錯(cuò)誤的地方做出標(biāo)記，并做出解釋，然后需要設(shè)計(jì)人員對(duì)解釋進(jìn)行分析，確定電路中存在的錯(cuò)誤，然后進(jìn)行改正。 規(guī)則檢測(cè)中最重要的就是規(guī)則檢查也就是電路圖設(shè)計(jì)規(guī)則的檢查（ DRC），這種規(guī)則檢查是 LEdit在進(jìn)行電路版圖設(shè)計(jì)過程中形成的的一套固定的技術(shù)參數(shù)， 這些參數(shù)通常是由設(shè)備的參數(shù)決定的，也可能是在設(shè)計(jì)過程中通過測(cè)量得到的，也是在設(shè)計(jì)中的最優(yōu)選擇設(shè)計(jì)值。對(duì)于大型的集成電路設(shè)計(jì)來說，版圖設(shè)計(jì)是成千上萬的元件的有機(jī)結(jié)合。這些功能為設(shè)計(jì)者提供了一個(gè)完整的設(shè)計(jì)與驗(yàn)證解決方案。本設(shè)計(jì)主要用到了 LEdit版圖設(shè)計(jì)軟件，下面對(duì) LEdit進(jìn)行一下介紹。本文主要利用 LEdit進(jìn)行版圖設(shè)計(jì)，設(shè)計(jì)的時(shí)候需要進(jìn)行規(guī)則檢查，把相關(guān)參數(shù)進(jìn)行帶入分析，之后進(jìn)行模擬仿真并分析模擬電路的一些問題。 21 放大器參數(shù) 通過參數(shù)的調(diào)整與分析，最后把這些參數(shù)進(jìn)行了微調(diào)，確定了最終的參數(shù)。本文的電源抑制比大概在 70dB左右。 計(jì)算電源抑制比的基本公式為： 10 [ ( Ri pp l e ( i n) / Ri pp l e ( ou t ) ) ]P SR R L og? （ 51） 20 從上式可以看出，影響電路輸出信號(hào)的除了電路本身結(jié)構(gòu)之外，供 電電源的影響。 電源抑制比 電源抑制 比 (PSRR)是 指輸入變化與輸出變化之間的比值 ，常用分貝表示。具體分析噪聲曲線如圖 54 所示。折疊式共源共柵的電路結(jié)構(gòu)本身就會(huì)有較 大的功耗，觀察對(duì)比發(fā)現(xiàn)這樣的功耗能滿足設(shè)計(jì)要求。因此，電路的功耗也是必須嚴(yán)格控制的一個(gè)環(huán)節(jié)，電路功耗過大不僅會(huì)造成資源的浪費(fèi)，對(duì)管子的使用壽命也會(huì)產(chǎn)生十分重要的影響，會(huì)大大減短使用壽命。輸出圖中能直接觀察到電壓的最終增益和輸出的相位曲線，通過對(duì)曲線的觀察分析，確定結(jié)果是否符合設(shè)計(jì)要求，仿真輸出如圖 52所示。這樣的輸入信號(hào)設(shè)計(jì)能很容易的識(shí)別交流小信號(hào)，能較好的抵抗外部電磁干擾，還能提高穩(wěn)定性。 16 圖 45 總體結(jié)構(gòu)電路圖 17 5 仿真與分析 本設(shè)計(jì)采用 ，利用 TSpice軟件輸入不同的命令對(duì)運(yùn)算放大器的直流和交流特性、噪聲特性、電源抑制比和功耗等特性進(jìn)行模擬和仿真，并且對(duì)仿真結(jié)果進(jìn)行分析。到此，電路的整體結(jié)構(gòu)基本完成，還需要一些參數(shù)的微調(diào)。 11P Rout Cm?? ? （ 45） 非主極點(diǎn)頻率可由式 46計(jì)算得到。本設(shè)計(jì)中共模反饋電路 15 的設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，性能較好，采用的是米勒補(bǔ)償電容和補(bǔ)償電阻串聯(lián)的結(jié)構(gòu)。 NMOS 管 M12 作為電流源負(fù)載， Vbias2 偏置電壓由偏置電路提供， c為前級(jí)主電路的輸出信號(hào)。本偏執(zhí)模塊的基準(zhǔn)電流源的選取 10uA電流源， M13M16寬長(zhǎng)比經(jīng)過計(jì)算如下： M13（ W/L） =9， M14（ W/L） =2/3， M15（ W/L） =2， M16（ W/L） =。偏置電路的模塊如圖 43所示。 第二級(jí)采用共源級(jí)，這樣輸出阻抗 會(huì)符合設(shè)計(jì)的要求，與此 同時(shí)還需要考慮輸出擺幅的影響， 共源級(jí)的設(shè)計(jì)會(huì)有較高的輸出擺幅。 主電路的設(shè)計(jì)采用的是兩級(jí)級(jí)聯(lián)的結(jié)構(gòu)，其原理如下： 第一級(jí)差分放大電路是采用兩個(gè) PMOS 管作為差分輸入管的折疊式共源共柵結(jié)構(gòu)， PMOS管的使用可以大大提高運(yùn)放的增益，與普通全差分結(jié)構(gòu)和套筒式結(jié)構(gòu)相比，折疊式共源共柵結(jié)構(gòu)的使用能夠使設(shè)計(jì)得到一個(gè)比較合理的設(shè)計(jì)效果。 運(yùn)放的增益表達(dá)式為： Au Gm Rout?? （ 41） 式中的 Au為增益， Gm為 M M2 的等效跨導(dǎo)， Rout為輸出阻抗。由于在同等的設(shè)計(jì)條件下， P管的跨導(dǎo)約為 N管跨導(dǎo)的 ，因此選擇 P管作為電路的差分對(duì)管作為輸入端，主電路的設(shè)計(jì)如圖 42所示。 偏置電路模塊的作用是為各個(gè)電路模塊提供合適的偏置電壓，使得電路具有穩(wěn)定的性能。由于本設(shè)計(jì)采用的是 CMOS 工藝， MOS 管的柵極只有極微小的漏電流，可以保證電路具有很高的輸入阻抗，從而滿足設(shè)計(jì)要求。本章主要對(duì)集成 運(yùn)算放大器 進(jìn)行整體設(shè)計(jì)和各個(gè)模塊電路結(jié)構(gòu)設(shè)計(jì)。 對(duì)以上三種結(jié)構(gòu)的集成運(yùn)放結(jié)構(gòu)各種性能指標(biāo)進(jìn)行比對(duì)，結(jié)果如表 31所示： 表 31三種結(jié)構(gòu) 對(duì)比 運(yùn)放結(jié)構(gòu) 增益 輸出擺幅 速度 功耗 噪聲 套筒式 中 中 高 低 低 折疊式 中 中 高 中 中 全差分式 高 中 中 高 中 表 31所示的性能指標(biāo)是基于理想集成運(yùn)放來測(cè)試的，在實(shí)際應(yīng)用中，實(shí)際集成運(yùn)放和理想運(yùn)放有一定的區(qū)別，要想使集成運(yùn)放電路各方面最優(yōu)化的性能指標(biāo)是不可能實(shí)現(xiàn)的，總要舍棄其中的一些指標(biāo)來滿足設(shè)計(jì)的主要要求，各個(gè)性能指標(biāo)之間的關(guān)系如圖 36所示 [5] [6]。但是該結(jié)構(gòu)也有著一定的缺陷：由于輸入級(jí)信號(hào)范圍的限制使得輸入的共模信號(hào)受到了較大的限制，并且電路的輸出信號(hào)范圍也受到限制，從而導(dǎo)致電路的放大倍數(shù)受到限制，因此要得到較大的電路放大倍數(shù)就必須以降低信號(hào)的輸入范圍和輸出信號(hào)范圍為代價(jià)。 7 圖 33 單端輸出運(yùn)算放大器 圖 34差分輸出運(yùn)算放大器 套筒式結(jié)構(gòu) 套筒式共源共柵放大器結(jié)構(gòu)是一個(gè)雙端輸入，雙端輸出的筒式結(jié)構(gòu)運(yùn)算放大器。各種設(shè)計(jì)結(jié)構(gòu)各有優(yōu)劣，本節(jié)將各種設(shè)計(jì)結(jié)構(gòu)的性能優(yōu)劣進(jìn)行比較得出本設(shè)計(jì)所采用的設(shè)計(jì)結(jié)構(gòu)。在開環(huán)結(jié)構(gòu)中，運(yùn)放的輸出端接一個(gè)負(fù)載電阻便可以測(cè)輸出電阻。輸入阻抗的大小，直接影響到運(yùn)放輸入級(jí)接收差模輸入激勵(lì)信號(hào)的比例。一般情況下，運(yùn)算放大器的相位裕度要求不低于 45 度，在 Tanner 中可以直接輸出相位特性。轉(zhuǎn)換速率反映了運(yùn)放的大信號(hào)瞬態(tài)特性。所以對(duì)大擺幅的需求使全差分的運(yùn)放使用相當(dāng)普遍。噪聲與功耗速度和線性度之間是相互制約，是一個(gè)重要的參數(shù)。特別是現(xiàn)在的筆記本電腦，由于發(fā)熱以及工作時(shí)間等問題，對(duì)電腦性能有一定的 影響，也對(duì)使用者引起一些不方便。電路的直流增益即電路的放大倍數(shù)，計(jì)算公式為： ? ? 20Gu dB lg Au? （ 31） 2．單位增益帶寬 單位增益帶寬是運(yùn)算放大器的單位增益為 1時(shí)單位增益帶寬。直到驗(yàn)證無誤為止，這樣軟件的設(shè)計(jì)就算完成了。接下來用到了仿真模擬軟件 TSpice，利用 TSpice輸入相應(yīng)命令，對(duì)電路圖模擬并輸出成 SPICE文件，如果模擬結(jié)果有錯(cuò)誤，回到 SEdit 檢查電路圖，如果 TSpice 模擬結(jié) 果無誤，則開始利用 LEdit 對(duì)電路進(jìn)行版圖的設(shè)計(jì)。 Tanner EDA中的各軟件的主要功能如表 21 所示。 3 2 軟件介紹 本設(shè)計(jì)中集成運(yùn)放的設(shè)計(jì)采用 CMOS 工藝，設(shè)計(jì)采用 Tanner EDA集成電路設(shè)計(jì)軟件完成電路結(jié)構(gòu)設(shè)計(jì)仿真、版圖設(shè)計(jì)和 LVS比對(duì)。綜 合以上三種集成運(yùn)放結(jié)構(gòu)性能的優(yōu)劣以及各種性能之間的折衷，本設(shè)計(jì)輸入級(jí)選擇折疊式共源共柵結(jié)構(gòu)，因?yàn)樗哂凶羁斓乃俣群妥畲蟮脑鲆?，但單?jí)折疊式結(jié)構(gòu)雖然具有較高的增益但是還是不能完全滿足設(shè)計(jì)要求，該結(jié)構(gòu)輸出擺幅較大，在考慮到繼續(xù)進(jìn)行放大的同時(shí)具有較好的輸出擺幅和頻率特性，因此將以共源級(jí)作為輸出級(jí)。 2 目前常見的集成運(yùn)放有三種結(jié)構(gòu)：簡(jiǎn)單的全差分結(jié)構(gòu)、套筒式共源共柵結(jié)構(gòu)和折疊共源共柵結(jié)構(gòu)等。隨著 CMOS集成電路技術(shù)的不斷發(fā)展與進(jìn)步，設(shè)計(jì)者開始嘗試?yán)?CMOS技術(shù)來設(shè)計(jì) 高性能的集成運(yùn)放，尤其是一些高精尖的精密儀器設(shè)備。這些都對(duì)設(shè)計(jì)和生產(chǎn)帶來了很大的壓力和動(dòng)力，也是一個(gè)很迫切需要解決的問題。目前的半導(dǎo)體集成電路產(chǎn)品種類日 益豐富，電子科學(xué)技術(shù)的應(yīng)用已經(jīng)滲入到社會(huì)生活的各個(gè)領(lǐng)域，很大程度上影響和改善著人們的生活 [6]。 其發(fā)展速度相當(dāng)之快。集成運(yùn)放具有增益高 、 輸入 阻抗 大 、 輸出 阻抗 低 、 共模抑制比高 和 失調(diào)與 漂移性 小 等優(yōu)點(diǎn) ，而且當(dāng)輸入電壓值為零時(shí)，輸出值也為零。 參考文獻(xiàn) .......................................................................................................................... 32 附錄 1 ................................................................................................................