【正文】 REG IS WHEN s0= Q=39。039。 BEGIN PROCESS(CLK,RST) BEGIN IF RST =39。 END COUNT。 程序： LIBRARY IEEE。 這次的實(shí)習(xí)使我意識(shí)到我的操作能力的不足，在理論上也有很多的缺陷。這一次的實(shí)習(xí)正如老師所講，沒有多少東西要我們?nèi)ハ?，更多的是要我們?nèi)プ?，好多東西看起來十分簡單，看著電路圖都懂，但沒有親自去操作，就不會(huì)懂得理論與實(shí)踐是有很大區(qū)別的。 這樣完成報(bào)時(shí)功能。 selout 為數(shù)碼管掃描地址，接入數(shù)碼管地址的低三位。 setshi為手動(dòng)置數(shù)端，當(dāng) setshi低電平時(shí)，也會(huì)使 enshi為高電平。 秒為 60進(jìn)制計(jì)數(shù)器，當(dāng) 1Hz的脈沖信號(hào)來臨時(shí)，開始計(jì)數(shù)。 end process。 when1010=seg=1000000。 when0110=seg=1111101。 when0010=seg=1011011。 sel=111。 sel=101。 sel=011。 sel=001。 end if。event and clk_smxs=39。 begin selout=sel。 end saomiao。 fen:in std_logic_vector(7 downto 0)。 use 。 掃描顯示譯碼器（ saomiao）設(shè)計(jì) 掃描顯示譯碼器（ saomiao）原理 掃描顯示譯碼器是用來顯示時(shí)鐘數(shù)值的裝置，將數(shù)字時(shí)鐘的高低電平信號(hào)用數(shù)碼管的數(shù)值顯示出來。 end if。139。event and clk_10k=39。 clk:out std_logic )。 分頻器（ fenpin） VHDL 程序描述 library ieee。其他情況時(shí)， LED燈均不發(fā)光。 end if。 when others=temp=39。 end case。) then if(numfen=01011001) then case nummiao is when01011001=temp=39。 output=temp。 architecture fun of baoshi is signal temp:std_logic。 entity baoshi is port( clk:in std_logic。 reset為清零端，當(dāng) reset低電平時(shí)， countfen計(jì)數(shù)從零重新開始計(jì)數(shù)。 end process。 elsif(count00100011) then count=count+1。139。039。 end shi。 use 。 countfen計(jì)數(shù)到 59 時(shí)，下一個(gè) enfen（ imiao）、 clk到來時(shí)， enshi高電平，即向時(shí)進(jìn)位，同時(shí) countfen清零。 end if。 enshi_1=39。 end if。) then if(count(3 downto 0)=1001) then if(count1660) then if(count=01011001) then count=00000000。) then count=00000000。 enshi_2=((not setshi) and clk)。 end fen。 use 。 reset為清零端，當(dāng) reset低電平時(shí)， countmiao計(jì)數(shù)從零重新開始計(jì)數(shù)。 end if。 enfen_1=39。 enfen_1=39。139。event and clk=39。) then count=00000000。 enfen_2=((not setfen) and clk)。 end miao。 use 。這樣可以對所設(shè)計(jì)的時(shí)鐘的時(shí)間進(jìn)行清零處理。 二、數(shù)字時(shí)鐘設(shè)計(jì)方案 設(shè)計(jì)方案方框圖 功能設(shè)計(jì) 時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對秒、分 60進(jìn)制計(jì)數(shù)，即從 0到 59循環(huán)計(jì)數(shù)，對時(shí) 24進(jìn)制計(jì)數(shù)，即從 0到 23 循環(huán)計(jì)數(shù)。將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，同時(shí)加深層次化設(shè)計(jì)概念； 軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設(shè)計(jì)，如何熔合； 適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號(hào)對象有何不同，有更深一步了解。 掌握 VHDL 編寫中的一些小技巧。 （ 2）數(shù)碼管動(dòng)態(tài)顯示時(shí)，要注意選通位的設(shè)置。 因此實(shí)驗(yàn)硬件測試結(jié)果與程序要實(shí)現(xiàn)的功能相符合。 (3)rest 為清零控制端 ,當(dāng)其為高電平時(shí)清零 。點(diǎn)擊 “ Hardware Setup” 按鈕，打開硬件設(shè)置口。 .device 引腳鎖定，參照下載實(shí)驗(yàn)板 1K100 的引腳號(hào)說明書，選擇適當(dāng)?shù)囊_ ，保存，必須重新進(jìn)行一次全程編譯，編譯通過后才能編程下載。 WHEN J =MODEL ELSE 39。 END CASE。 WHEN 0111 =SG=00000111。 WHEN 0011 =SG=01001111。 END PROCESS 。039。039。sel0=39。 WHEN 001 = sel2=39。139。 SEL(2)=sel2 。 END IF。 THEN IF CNT8010 THEN CNT8 =CNT8+1。 END PROCESS。)。 ELSE J=J+1。139。 ELSIF CLK139。139。 GW=J(3 downto 0)。23 WHEN 39。 END PROCESS。R 分頻 :R 是一個(gè)八位的二進(jìn)制數(shù) ELSE CLK1=39。 THEN CNT=CNT+1。 模長信號(hào) BEGIN P1:PROCESS(CLK,R) 進(jìn)程 P1 分 出的頻率用來數(shù)碼管的位 BEGIN X=R。 數(shù)碼管分頻計(jì)數(shù) SIGNAL J : STD_LOGIC_VECTOR(11 DOWNTO 0)。計(jì)數(shù)器的個(gè)，十，百位 COUT:OUT STD_LOGIC。 分頻計(jì)數(shù)初值 sel0,sel1,sel2:buffer STD_LOGIC。 USE 。我使用了一個(gè)可變的 R 作為分頻計(jì)的初值。 二、 實(shí)驗(yàn)內(nèi)容與要求 計(jì)設(shè)置一位控制模的位 M，要求 M=0，模 23 計(jì)數(shù)；當(dāng) M=1，模 109 計(jì)數(shù)； 計(jì)數(shù)結(jié)果用三位數(shù)碼管顯示，顯示 BCD 碼； 利用 Quartus 軟件實(shí)現(xiàn)波形仿真； 應(yīng)用實(shí)驗(yàn)箱驗(yàn)證此計(jì)數(shù)器的功能。 在 QUARTUSII 軟件使用方面，還是要注意一些細(xì)節(jié)問題，如原理圖輸入與 VHDl 文本輸入保存文件時(shí)不能保存在同一個(gè)文件夾下，否則在文本文件編譯時(shí)，會(huì)提示半加器元件已存在，導(dǎo)致文件編譯無法通過。 選好加載文件后 ， 再點(diǎn)選 Progam/Configure， 編程模 式選取 JTAG 模式 ， 點(diǎn)擊 STRAT 進(jìn)行文件加載 ， 直到加載進(jìn)度變?yōu)? 100%， 文件成功加 載完成。 圖 135 編程硬件選擇對話框 4） 在 Add Hardware 對 話 框中 ， 從 Hardware type 列 表中選擇所需要硬件類型，如果是 USB 接口 的 請參照用戶使用手冊中的 USB 電 纜 的安裝與使用， 如果使用的是并口下載線則選取如圖 135 所示的 硬 件類型，點(diǎn)擊 OK 按鈕，完成對硬件類型的設(shè)置。 選擇 Tools— Programmer 菜單，打開 programmer 窗口。 七、硬件測試 AssignmentAssignment EditorPin 窗口 ， 選擇菜單 View?Show All Known Pin Names，此時(shí)編輯器將顯示所有的輸入輸出信號(hào)，其中 “To”列是信號(hào)列， “Location”列是引腳列， “General Function”列顯示該引腳的通用功能。 六、 VHDL 文本輸入法設(shè)計(jì)實(shí)驗(yàn)步驟 ，選擇項(xiàng)目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號(hào)，選擇仿真工具（一般為默認(rèn)），最后生成項(xiàng)目。 BEGIN u1 : h_adder PORT MAP(a=ain,b=bin,co=d,so=e)。 c : OUT STD_LOGIC)。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder 調(diào)用半加器聲明語句 PORT ( a,b : IN STD_LOGIC。 1 位二進(jìn)制全加器頂層設(shè)計(jì)描述 USE 。 END ENTITY or2a。 LIBRARY IEEE 。 END ENTITY h_adder。 LIBRARY IEEE。 END ENTITY or2a。 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 其中 ain 為被加數(shù)， bin 為加數(shù)， cin 為低位向本位的進(jìn)位， count 為本位向高位的借位， sum為本位和 所以， 一位全加器的表達(dá)式如下： Sum=ain⊕ bin⊕ cin count=ainbin+cinain+cinbin 3，或門 VHDL 文本如下 LIBRARY IEEE 。 ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) 。 半加器描述 (1)：布爾方程描述方法 USE 。熟悉層次設(shè)計(jì)概念； （ 2）給出此項(xiàng)設(shè)計(jì)的仿真波形； （ 3）參照實(shí)驗(yàn)板的引腳號(hào)，選定和鎖定引腳，編程 下載，進(jìn)行硬件測試。 二、 實(shí)驗(yàn)內(nèi)容與要求 （ 1）在利用 VHDL 編輯程序?qū)崿F(xiàn)半加器和或門，在主層中進(jìn)行應(yīng)用。半加器的真值表為 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 其中 a 為被加數(shù)， b 為加數(shù)， co 為本位向高位進(jìn)位， so 為本位和 因而可得表達(dá)式為： co=ab 而 so= ab+ab =a⊕ b 其 VHDL 文本如下 LIBRARY IEEE。 END ENTITY h_adder。 2， 而全 加 器的真值表如下 。 c : OUT STD_LOGIC )。 四、 VHDL 文本輸入法設(shè)計(jì) 常用的硬件描述語言（ HDL）就是 VHDL 語言，同原理圖設(shè)計(jì)方法類似，首先打開 Quartus II 建立工程文件 ,然后選擇菜單 FileNew，在 Device Design Files標(biāo)簽選項(xiàng)框中選擇 VHDL File。 co, so : OUT STD_LOGIC)。 END ARCHITECTURE fh1。 c : OUT STD_LOGIC )。 LIBRARY IEEE。 END ENTITY f_adder。 COMPONENT or2a PORT (a,b : IN STD_LOGIC。 定義 3 個(gè)信號(hào)作為內(nèi)部的連接線。 END ARCHITECTURE fd1。 建立波形文件，導(dǎo)入結(jié)點(diǎn)，并設(shè)置好仿真結(jié)束時(shí)間，保存文件，進(jìn)行仿真設(shè)置，然后 進(jìn)行波形仿真，如下圖： 圖（ 4） 六、仿真波形分析 .如下圖： 圖（ 5）波形分析 經(jīng)過分析，可知仿真結(jié)果與真值表相同 ain bin cin count