【正文】 ) 第 1 章 基本概念簡介 ........................................... (4) VHDL 簡介 ............................................... (4) FPGA/CPLD 簡介 .......................................... (4) Quartus II 的簡介 ....................................... (5) 第 2 章 設(shè)計整體概述 ........................................... (6) 設(shè)計方案 ............................................... (6) 設(shè)計原理圖 ............................................. (6) 設(shè)計流程圖 ............................................. (7) 第 3 章 各模塊設(shè)計分析 ......................................... (8) 計數(shù)器模塊 ............................................. (8) 秒和分計數(shù)器模塊 ..................................... (8) 時計數(shù)器模塊 ........................................ (10) 計時校時模塊 .......................................... (12) 打鈴功能模塊 .......................................... (13) 頂層設(shè)計及原理圖 ...................................... (16) 第 4 章 引腳設(shè)定與下載驗證 .................................... (19) 引腳設(shè)定 .............................................. (19) 下載驗證 .............................................. (21) 總結(jié) .......................................................... (22) 參考文獻 ...................................................... (23) 致謝 ............................................(錯誤 !未定義書簽。 本 設(shè)計是基于 VHDL語言的自動打鈴系統(tǒng)。 關(guān)鍵字： EDA、 VHDL、打鈴、 Quartus II 2 Abstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information munication, automatic control and puter application, is being more and more important. EDA technology use puter as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then puter automatically finishes partition, synthesis, optimization, simulation and other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer module, minute timer module, hour timer module, module to adjust time and module to ring the bell according to the require of design. I plete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of the verification process. Simulation results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II 3 緒論 隨著 EDA 技 術(shù) 的 發(fā) 展和 應(yīng) 用 領(lǐng) 域的 擴 大與深入， EDA 技 術(shù) 在 電 子信息、通信、自 動 控制及 計 算機 應(yīng) 用 領(lǐng) 域的重要性日益突出。增加的兩個按鍵，一個是調(diào)分按鍵，一個是調(diào)時按鍵。在整個設(shè)計中，首先先做一個頂層模塊，以 top 命名，然后再將各個模塊在頂層模塊中做好后再生成各模塊的元器件，最后在 top 模塊中將各個元器件按功能要求連接好后連進行編譯看，是能否通過。它的硬件描述能力強 ,能輕易的描述出硬件的結(jié)構(gòu)和功能。另外 VHDL 作為 IEEE 標(biāo)準(zhǔn)的 硬件描述語言，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計結(jié)構(gòu)，靈活的語言表達風(fēng)格和多層次的仿真測試手段，受到業(yè)界的普遍認同和推廣，成為現(xiàn)代 EDA 領(lǐng)域的首選硬件設(shè)計語言，而且各大 EDA 公司推出的 EDA 工具軟件全部支持 VHDL。 FPGA/CPLD 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫 ， 即現(xiàn)場可編程門陣列 ， 它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 其次， FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片 ， FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳 ，而且 FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一 。 本次畢業(yè)設(shè)計就利用 VHDL 語言的強大的電路描述和建模能力設(shè)計基于 FPGA 的電子時鐘 ， 可以提高利用計算機輔助設(shè)計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)的能力。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，還提供了完善的用戶圖形界面設(shè)計方式，具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。它還支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。改進了軟件的LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡(luò)的編輯功能，而且提 高了調(diào)試能力。 17 點以后再出現(xiàn)的打鈴間隔時間，鈴聲也不會再響起，直到第二天的早晨重新開始從 8 點正常計時響鈴。即到打鈴時間是會給出一個 30 秒的高電平脈沖。 （ 3