【正文】 名： 日 期： 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 3 頁(yè) 共 39 頁(yè) 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 1 頁(yè) 共 39 頁(yè) 題 目 基于 verilog hdl 的異步 FIFO 設(shè)計(jì) 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 2 頁(yè) 共 39 頁(yè) 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué) 校可以公布論文的部分或全部?jī)?nèi)容。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 4 頁(yè) 共 39 頁(yè) 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格 式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁(yè)（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7）參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬(wàn)字（不包括圖紙、程序清單等），文科類論文正文字?jǐn)?shù)不少于 萬(wàn)字。當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標(biāo)時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)，造成系統(tǒng)時(shí)鐘時(shí)序上的紊亂。 關(guān)鍵詞：異步； FIFO；亞穩(wěn)態(tài)； 格雷碼；結(jié)繩法 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 6 頁(yè) 共 39 頁(yè) Design and acplish asynchronous FIFO based on Verilog HDL Abstract In modern IC design, particularly in the munications module and peripheral chip design, multiple clock domains of the inevitable. When data passes from one clock domain to another domain, and the target clock domains are not associated with the source clock domain, these domains are not related movements, thus eliminating the possibility of simultaneous operation and allows the system to enter the subrepeat steadystate, causing disorder on the system clock timing. In order to effectively solve this problem, we use a asynchronous FIFO (FIFO) memory to achieve. This paper proposes a novel asynchronous FIFO design, which pared reading and writing through the first address and generate an asynchronous bination of quadrant detection empty / full flag, then asynchronous empty / full flag synchronized to the corresponding clock domain. The simulation results that the method is stable and effective. Key Words: asynchronous。 tie knots France 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 7 頁(yè) 共 39 頁(yè) 目 錄 1 引言 ...................................................................... 9 FIFO 研究意義 ........................................................ 9 生產(chǎn)需求狀況 ........................................................ 9 存儲(chǔ)器外發(fā)展?fàn)顩r ................................................... 10 FIFO 設(shè)計(jì)技術(shù)簡(jiǎn)介 ................................................... 12 基于 信元的 FIFO 設(shè)計(jì)方法 ....................................... 12 基于 SRAM/DRAM 的大容量 FIFO 的設(shè)計(jì)與實(shí)現(xiàn) ....................... 12 異步 FIFO 設(shè)計(jì)中存在的問(wèn)題及解決辦法 ................................ 13 亞穩(wěn)態(tài) ........................................................ 13 空 /滿指針的解決方法 ........................................... 14 論文主要內(nèi)容 ....................................................... 14 2 異步 FIFO 工作原理簡(jiǎn)介 .................................................... 15 關(guān)于異步信 號(hào) ....................................................... 15 異步 FIFO 芯片簡(jiǎn)介 .................................................. 16 FIFO 的一些重要參數(shù) ................................................. 17 異步 FIFO 設(shè)計(jì)的難點(diǎn) ................................................ 18 異步 FIFO 設(shè)計(jì)難點(diǎn)概述 ......................................... 18 解決 FIFO 的滿 /空技術(shù)方法概述和特點(diǎn) ...................... 18 亞穩(wěn)態(tài)問(wèn)題的產(chǎn)生及解決 .................................. 18 FIFO 的功能簡(jiǎn)介 ..................................................... 19 Modelsim 仿真工具簡(jiǎn)介 ............................................... 19 主要特點(diǎn) ...................................................... 19 Verilog HDL 語(yǔ)言的簡(jiǎn)介 .............................................. 20 HDL 語(yǔ)言 ............................................................ 20 HDL 與原理圖輸入法的關(guān)系 ...................................... 20 HDL 開發(fā)流程 .................................................. 20 3 異步 FIFO 實(shí)現(xiàn)的技所涉及的技術(shù)及其解決方法 ................................ 21 .............................................................. 21 .............................................................. 22 4 異步 FIFO 具體實(shí)現(xiàn)方法 .................................................... 23 亞穩(wěn)態(tài)問(wèn)題的解決方案 ............................................... 23 問(wèn)題的產(chǎn) 生 .................................................... 23 常見的解決方法 ................................................ 24 格雷碼編碼法 ............................................ 24 雙觸發(fā)器法 .............................................. 25 結(jié)繩法 .................................................. 25 基于異步比較 FIFO 邏輯標(biāo)志的產(chǎn)生 .................................... 26 設(shè)計(jì)思想 ...................................................... 26 標(biāo)志位的產(chǎn)生 .................................................. 27 異步比較 FI FO 邏輯標(biāo)志與時(shí)鐘的同步 ...................... 27 保守的空 /滿標(biāo)志 ......................................... 29 半滿、將近滿、將近空的產(chǎn)生 .............................. 30 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 8 頁(yè) 共 39 頁(yè) FIFO 異步空 /滿信號(hào)的同步 ................................. 31 仿真驗(yàn)證和綜合 ..................................................... 31 5 總結(jié) ..................................................................... 32 異步 FIFO 設(shè)計(jì)的總結(jié) ................................................ 32 設(shè)計(jì)方法的不足之處 ................................................. 32 附錄一 ..................................................................... 33 參考文獻(xiàn) ................................................................... 38 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 9 頁(yè) 共 39 頁(yè) 1 引言 FIFO 研究意義 隨著計(jì)算機(jī)、多媒體和數(shù)據(jù)通信技術(shù)的高速發(fā)展，數(shù)字圖像、語(yǔ)音等數(shù)據(jù)傳輸技術(shù)近年來(lái)得到了極大的重視和長(zhǎng)足的發(fā)展，并取得了廣泛的應(yīng)用。這種情況往往會(huì)讓傳輸?shù)臄?shù)據(jù)產(chǎn)生復(fù)寫或丟失，降低數(shù)據(jù)的傳輸速率，同時(shí)也因?yàn)閿?shù)據(jù)復(fù)寫、丟失和無(wú)效數(shù)據(jù)的讀入，將會(huì)產(chǎn)生數(shù)據(jù)出錯(cuò)，因此需要在不同系統(tǒng)的接口處設(shè)計(jì)數(shù)據(jù)傳輸單元來(lái)實(shí)現(xiàn)數(shù)據(jù)的高速高效傳輸。 生產(chǎn)需求狀況 [3] FPGA（現(xiàn)場(chǎng)可編程邏輯器件）產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來(lái)的 通信 擴(kuò)展到 消費(fèi)電子 、汽車 電子 、工業(yè)控制