【正文】 the FFT putation. By using buffer pairs at each FFT input, the data is read and processed by the FFT unit in parallel to the input data streamed by the host in the other buffer. When the FFT core ?nishes processing the current input data, the memory banks are swapped and the data load and putation continues on the alternate memory bank. . Multi Channel FFT This block uses two, 256point plexFFT units from Xilinx CoreGen library, working in parallel on the four in put data channels. Instead of using them for plex FFT putation having real and imaginary inputs, they are used for processing two real data streams. The units calculate plex FFT according to the following equation: ? ? ? ??? 256 2)(8256 1 ?j nkenxkX （ 1） Where, x(n) is the input sequence n = 0,1,2,....255。 along with averaging, the peak val ues observed at each frequency point are stored. All the results obtained are written into the SDRAM. This is called as one Short Term Accumulation (STA) cycle. Time Stamp and Control Time stamp and control block has two 32bit counters, Timestamp and Marker. These counters are used for time stamping the input data, and operate on a reference clock and a marker signal provided as input. The Timestamp counter runs on the reference clock and is reset on every marker pulse. The Markercounter increments with every marker pulse and is reset with a reset given to the XCV800. These count values are updated at the very instant a ?rst data es in a new cycle (1 Cycle = 128 STAs) and is given to the host. 12 Figure 3. Experimental setup . XCV800XCV300 Interface The XCV800XCV300 interface allows munication between the pute and control engine. There are a set of control and data lines, a set of registers and a wellde?ned protocol that allows munication through the interface. 5. Experimental Setup The experimental setup is shown in Figure 3, where the RC card having LVDS input capturing capabilities is at tached to a PCI based host. Since the actual input for the experimental setup is available in the form of RS422 sig nals, a small signal converter board for RS422 to LVDS is designed and connected at the RC card input. As mentioned in section 4, the code running on the host uses a set of mands to control and initiate the applica tion on the RC card. First of all, XCV800, the pute engine device is con?gured. After con?guration, the device is given a reset. The SDRAM on the card is used as two circular buffers, one for the input data and the other for the result. The size of each circular buffer is set using the SETUP mand. The starting address for input is kept ?xed to the 1st location of SDRAM。 11 s is the scaling factor adjusted to 1。它使用 Xilinx的 FFT 核內(nèi)部開發(fā)的模塊。 我們還研究了此卡可重構(gòu)性，通過有選擇地放在獨(dú)立計(jì)算引擎位的文件的平均峰值功率電源或按用戶要求。 256點(diǎn)復(fù)數(shù) FFT CoreGen Xilinx 的組件實(shí)例，并與其他模塊一起使用。我們發(fā)現(xiàn)，當(dāng)一個并行的 DMA 是應(yīng)用程序，所以部分的輸入部分?jǐn)?shù)據(jù)覆蓋。平均功率存儲為一個 32位值。這些數(shù)據(jù)值被寫入由時間戳和標(biāo)志的設(shè)置 。該標(biāo)記計(jì)數(shù)寄存器指示當(dāng)前標(biāo)記計(jì)數(shù)器的值。 一旦地址已設(shè)置，發(fā)出啟動命令來啟動運(yùn)算引擎。 該卡上的 SDRAM是用作兩個循環(huán)緩沖區(qū)，一個用于輸入數(shù)據(jù)和其他的結(jié)果。由于在實(shí)際輸入在實(shí)驗(yàn)裝置的 RS 422 信號，小信號為 RS 422 轉(zhuǎn)換板與 LVDS 形式提供設(shè)計(jì)，并在區(qū)局卡的輸入連接。這些計(jì)數(shù)值是在第一個數(shù)據(jù)出現(xiàn)瞬間在一個新的更新周期（ 1 周期 =128STA）是送給到主機(jī)。 顯示時間與控制 顯示時間與控制塊有兩個 32 位計(jì)數(shù) 器用以顯示時間和標(biāo)記。平均頻譜的值是在一段時間內(nèi)128塊 (1Block = 256 分 )。該功率值是正數(shù)， 32 位值，存儲在 Block RAM 的內(nèi)部。復(fù)數(shù) FFT 計(jì)算單 元按下列公式： ? ? ? ??? 256 2)(8256 1 ?j nkenxkX (1) 其中， x(n) 是輸入值 n = 0,1,2,....255； X(k)是輸出值 k = 0,1,2 ...255； S是比例因子調(diào)整到 1。通過每個 FFT 輸入緩沖對，數(shù)據(jù)讀取和 FFT 的并行處理單元的輸入數(shù)據(jù)緩沖區(qū)中的其他主機(jī)的數(shù)據(jù)流。數(shù)據(jù)采樣單元在時鐘的上升沿或下降沿發(fā)生變化。 圖 2 計(jì)算功率譜分析儀上實(shí)現(xiàn) FPGA 輸入采樣和緩沖 頻譜分析儀應(yīng)用程序需要四個輸入，每有一個 4位數(shù)據(jù)寬度 LVDS通道。這是必須完成的功率譜分析 如圖 1 所示，輸入的 LVDS 數(shù)據(jù)流是由機(jī)載接收機(jī)處理，為計(jì)算引擎兼容的信號。主機(jī)控制應(yīng)用程序的初始設(shè)置。它提供的數(shù)據(jù)傳輸和控制卡，不論預(yù)期的應(yīng)用方面的所有基本功能。該卡支持 DMA操作。圖 1顯示了 RC卡的框圖。此卡有兩個 Xilinx的的 FPGA。 可重構(gòu)計(jì)算，以加速應(yīng)用的范例采用可編程硬件已經(jīng)足夠成熟。 ３ 可重構(gòu)計(jì)算 (RC) 可重構(gòu)計(jì)算探討了硬件 /軟件解決方案，其底層硬件的靈活性和在運(yùn)行的硬件修改軟件控制下加速一個應(yīng)用程序。這個 “分而治之 ”技術(shù)為 N降低了算法復(fù)雜度使之從 N2變?yōu)?N*log2N,另外需要通過離散傅里葉變換 (DFT)。 2 功率譜分析 2 如果在輸入信號中僅通過觀察樣品時域，噪聲或干擾是非常難以察覺。 本文開始我們簡單的討論了功率譜分析力學(xué)。 功率譜分析使用由我們開發(fā)的多通道數(shù)據(jù)采集和信號處理上進(jìn)行一些數(shù)據(jù)通道同時運(yùn)作四個模塊。 從成本和復(fù)雜性的角度 ,對上述三個選擇降序排列 ,然而從靈活性考慮 , 他們是升序排列的。 有一些產(chǎn)生功率譜的技巧 , 最常見的一種是通過使用傅里葉變換，其他技術(shù) ,如小波變換或最大熵方法也可以被使用。 運(yùn)用逆向工程技術(shù) ,輸入信號的過剩電量信息可以幫助尋找接口的特點(diǎn) ,如頻率、電源等。最近，它也被用在不同的領(lǐng)域 ,如基因識別。這樣就可以達(dá)到實(shí)時數(shù)據(jù)采集和對小時域輸入信號的采樣處理。如果傳輸信號存在干擾，這可能是由于自然原因或疊加因素影響。應(yīng)用的范圍包括通信系統(tǒng)到 DNA測序。 在本文，我們提出基于重構(gòu)平臺 FPGA功率譜分析的設(shè)計(jì)。 1 緒論 功率譜信號的概念和使用是基礎(chǔ)工程，應(yīng)用在通信系統(tǒng)中、微波和雷達(dá)。由于干擾往往增加接收電波的額外功率，功率成為了分析這類問題有用的標(biāo)準(zhǔn)。分析及評價功率譜是隔離噪音的其中一種方式。 （ 3） 通過數(shù)字化的實(shí)驗(yàn)數(shù)據(jù)和一個執(zhí)行快速傅立葉變換（ FFT）臺式機(jī)。 雖然這個作品作為一個工作站的附加卡，它是非常強(qiáng)大，靈活和 相對低成本 。 同時我們的卡上進(jìn)行數(shù)據(jù)支持每個數(shù)據(jù)流上四通道 復(fù)雜的運(yùn)算法則 。 最后，本文總結(jié)并指出了今后改進(jìn)的方向。 1965年 ,它 幾乎是所使用的成員 Tukey成員 示 貝爾實(shí)驗(yàn)室和過濾了噪音信號。功率譜的分析提供信息允許隔離噪音及有關(guān)它的源頭。它實(shí)現(xiàn)了相當(dāng)大加速度亦可實(shí)現(xiàn)針對這些特定應(yīng)用，靈活的部件動態(tài)可編程算法。 RC卡 它是一種基于 FPGA的卡，可以通過插入 64 位， 66 MHz PCI 總線到主機(jī)。當(dāng)插入到 PCI插槽，使用 RC 卡可以被假定為工作作為協(xié)處理器的主機(jī)。對于其中的 ZBT 緩存是必需的應(yīng)用場合。 為 可重構(gòu)計(jì)算