【正文】 7 結(jié)論 本設(shè)計(jì)對(duì)頻率分辨力、動(dòng)態(tài)范圍及精度都做了較大的擴(kuò)展。 3 轉(zhuǎn)換時(shí)間測(cè)試 每完成一次轉(zhuǎn)換讓 Nios 對(duì)外接的一個(gè) LED 燈置高一次，再完成一次轉(zhuǎn)換后將 LED 燈置低，依次循環(huán)。 通信技術(shù)畢業(yè)論文 24 cimg=。 cimg=+。 if(x[i].img=)printf(+%.4fj\n,x[i].img)。 printf(The result are as follows\n)。 } if(ji) { temp=x[i]。 while(t) { j=j1。isize_x。 W[i].img=1*sin(2*PI/size_x*i)。 } } } } void initW() { int i。 sub(x[j+k],product,amp。k++) { mul(x[j+k+l],W[size_x*k/2/l],amp。 for(j=0。 change()。 output()。 int main() 通信技術(shù)畢業(yè)論文 22 { system(cls)。 void mul(plex a,plex b,plex *c)。 void fft()。 }plex。 軟件設(shè)計(jì) 在本設(shè)計(jì)中， 控制及計(jì)算部分都由 FPGA 來(lái)實(shí)現(xiàn)。 因此信號(hào)的周期性判斷可用以下方式判斷：從最小頻率點(diǎn)開(kāi)始觀察 ，若最小頻率分辨率點(diǎn)處的頻率分量為 0（實(shí)際不為 0，而是一個(gè)很小的數(shù)值），則這個(gè)信號(hào)就是周期的。 在計(jì)算時(shí)應(yīng)當(dāng)注意補(bǔ)償因經(jīng)過(guò)濾波器時(shí)信號(hào)的衰減，以及根據(jù)放大倍數(shù)還原信號(hào)到其實(shí)際值。其轉(zhuǎn)移函數(shù)具體系數(shù)計(jì)算可通過(guò)通信技術(shù)畢業(yè)論文 20 Matlab 的 Filter Design amp。本設(shè)計(jì)中我們 設(shè)計(jì)了以下四個(gè)頻率分辨力檔： 表 31 頻率分辨力與 FFT 點(diǎn)數(shù)及采樣速率對(duì)應(yīng)表 分辨力 FFT 點(diǎn)數(shù) FFT 測(cè)量頻率 * 二次采樣速 度 ** 原始采樣速度 100Hz 256 點(diǎn) 50Hz 512 點(diǎn) 20Hz 1024 點(diǎn) 10Hz 2048 點(diǎn) *FFT 測(cè)量頻率： FFT 變換所能表示的最高頻率。又因?yàn)?FFT 運(yùn)算量為 2的 n 次方點(diǎn)時(shí)比較容易實(shí)現(xiàn)。 FIFO(first in first out)是一種先進(jìn)先出的存儲(chǔ)器，亦可以在信號(hào)采集和信號(hào)處理之間實(shí)現(xiàn)速度匹配。 最后的配置圖所示 ： 通信技術(shù)畢業(yè)論文 18 配置好了之后，點(diǎn)擊 Generate，生成 VerilogHDL和 ptf文件。 （ 6） 加入配置存儲(chǔ)控制器 epcs_control，這個(gè)是 fpga配置程序的存儲(chǔ)空間。 （ 2） 在軟核開(kāi)發(fā)環(huán)境 Sopc Builder里面加入各種需要的外設(shè)?？焖傩?Nios II實(shí)現(xiàn)硬件乘法，因 此更能提高運(yùn)算速度。 另外，在 Altera提供的 Nios II IDE里面，可以輕松實(shí)現(xiàn) C語(yǔ)言到 HDL語(yǔ)言的轉(zhuǎn)換，在硬件上實(shí)現(xiàn)程序的功能，據(jù)測(cè)試，硬件加速可以提高 50倍的運(yùn)算速度。用戶能為系統(tǒng)中使用的每個(gè) Nios II處理器創(chuàng)建多達(dá) 256個(gè)專用指令，這使得設(shè)計(jì)者能夠細(xì)致地調(diào)整系統(tǒng)硬件以滿足性能目標(biāo)。與原有同系列的 AD574A/674A 相比， AD1674 的內(nèi)部結(jié)構(gòu)更加緊湊，集成度更高，工作性能（尤其是高低溫穩(wěn)定性）也更好，而且可以使設(shè)計(jì)板面積大大減小，因而可降低成本并提高系統(tǒng)的可靠性。在對(duì)模擬信號(hào)采樣時(shí)，必須滿足采樣定理：采樣脈沖的頻率 fs 不小于輸入模擬信號(hào)最高頻率分量的 2 倍，即 fs≥ 2fimax。間接轉(zhuǎn)換器型速度慢，如雙積分型 A\D 轉(zhuǎn)換器。 輸入信號(hào)放大通路 峰值保持電路 混疊濾波 我們選擇簡(jiǎn)單易用的管腳可編程濾波芯片 MAX263 來(lái)實(shí)現(xiàn)，該濾波芯片無(wú)需外加外圍電路，減少了外界環(huán)境對(duì)其性能的影響。同時(shí)通過(guò)峰值保持電路記錄一個(gè) FFT 運(yùn)算周期內(nèi)的信號(hào)峰值，通過(guò)與設(shè)定的參考電壓進(jìn)行比較以確定信號(hào)的峰峰值范圍，以作為下一次采樣時(shí)放大通道的選擇參考；控制器通過(guò)模擬開(kāi)關(guān)來(lái)選擇不同的放大通道。峰值保持部分使用普通運(yùn)放 TL084。但對(duì)單個(gè)頻點(diǎn)處的功率測(cè)量無(wú)能為力?？梢允狗治鲞_(dá)到很好的精度。從而使運(yùn)算結(jié)果誤差增大。這樣在輸入信號(hào)比較小時(shí)可以選擇比較大的放大倍數(shù)，以提高 A/D 采樣的精度。 5V，即峰峰值 10V。 用硬件實(shí)現(xiàn)的 FFT 算法 太復(fù)雜了 ，因此我們選用方案二。 2 FFT 計(jì)算方式選擇 方案一：使用 VHDL 硬件實(shí)現(xiàn)。 方案二：以 FFT 為基礎(chǔ)的的 數(shù)字式頻譜分析儀。 方案選擇 1 整體方案選擇 音頻分析儀可分為模擬式與數(shù)字式兩大類。 通信技術(shù)畢業(yè)論文 13 4 音頻信號(hào)分析儀設(shè)計(jì) 設(shè)計(jì)思想 本系統(tǒng)基于 Altera Cyclone II 系列 FPGA 嵌入高性能的嵌入式 IP 核 (Nios)處理器軟核，代替?zhèn)鹘y(tǒng) DSP 芯片或高性能單片機(jī)，實(shí)現(xiàn)了基于 FFT 的音頻信號(hào)分析。 ，如：語(yǔ)音增強(qiáng)中對(duì)含噪語(yǔ)音進(jìn)行背景噪聲抑制，以獲得相對(duì)干凈的語(yǔ)音；在語(yǔ)音合成中需要對(duì)分段語(yǔ)音進(jìn)行拼接平滑，獲得主觀音質(zhì)較好的合成語(yǔ)音。 連續(xù)時(shí)間非周期信號(hào) 連續(xù)時(shí)間周期信號(hào) x(t)在頻域中得到的是連續(xù)非周期的頻譜密度函數(shù) : 連續(xù)時(shí)間周期信號(hào) 連續(xù)時(shí)間周期信號(hào) x(t)當(dāng)滿足狄里克雷條件時(shí)在頻域中得到的是離散非周期的傅里葉級(jí)數(shù)，傅里葉變換的系數(shù)為 x(kΩ)，是離散非周期函數(shù)。 通信技術(shù)畢業(yè)論文 11 傅里葉變換 傅里葉指出，一個(gè)任意的周期函數(shù) x(t)都可以分解為無(wú)窮多個(gè)不同頻率正弦信號(hào)的和，這即是傅里葉級(jí)數(shù)。 數(shù)字信號(hào)處理的算法需要利 用 計(jì)算機(jī) 或?qū)Ｓ锰幚碓O(shè)備如 數(shù)字信號(hào)處理器 （ DSP）和 專用集成電路 （ ASIC）等。 15.Project→ Build Project，得到編譯報(bào)告 . DE2 板上，運(yùn)行，數(shù)碼管不停地閃啊閃。 File→ New→ Block Diagram/Schematic File，引入nios II 系統(tǒng)，增加輸入輸出引腳。 seg7_avalon。 3.System Name: nios2_system 選 VHDL。它還具有片上調(diào)試功能，便于系統(tǒng)的設(shè)計(jì)和調(diào)試。 在 FPGA 中使用軟核處理器比硬核的優(yōu)勢(shì)在于，硬核實(shí)現(xiàn)沒(méi)有靈活性，通常無(wú)法使用最新的技術(shù)。設(shè)計(jì)者能夠用 Altera Quartus II 開(kāi)發(fā)軟件中的 SOPC Builder 系統(tǒng)開(kāi)發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加 Nios II 處理器核的數(shù)量。 Nios II 系列能夠滿足任何應(yīng)用 32 位嵌入式微處理器的需要，客戶可以將第一代 Nios 處理器設(shè)計(jì)移植到某種 Nios II 處理器上， Altera 將長(zhǎng)期支持現(xiàn)有FPGA 系列上的第一代 Nios 處理器。專用指令是用戶增加的硬件模塊，它增加了算術(shù)邏輯單元（ ALU）。 Altera 的 Stratix 、 Stratix GX、 Stratix II 和 Cyclone 系列 FPGA 全面支持 Nios II 處理器，以后推出的FPGA 器件也將支持 Nios II。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。目前，主流的 FPGA 芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀（如 Xilinx ISE 中的 ChipScope、Altera QuartusII 中的 SignalTapII 以及 SignalProb）來(lái)解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實(shí)用價(jià)值。 9． 芯片編程與調(diào)試 設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。由于不同芯片的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)帶來(lái)不同的影響。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。 6． 實(shí)現(xiàn)與布局布線 實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上，布局布線是其中最重要的過(guò)程。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來(lái)的影響。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級(jí)結(jié)構(gòu)網(wǎng)表， HDL 程序的編寫必須符合特定綜合器所要求的風(fēng)格。 4． 綜合 所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。仿真前，要先利 用波形編輯器和 HDL等建立波形文件和測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。普通 HDL有 ABEL、 CUR 等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于簡(jiǎn)單的小型設(shè)計(jì)。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫(kù)中調(diào)出來(lái)，畫出原理圖。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對(duì)工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類型。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出 FPGA 的優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程能力可以延長(zhǎng)產(chǎn)品在市場(chǎng)上的壽命，而這種能力可以用來(lái)進(jìn)行系統(tǒng)升級(jí)或除錯(cuò)。因此， FPGA 的使用非常靈活。掉電后， FPGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。使用 FPGA 來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性?？梢院敛豢鋸埖闹v， FPGA 能完成任何數(shù)字器件的功能，上至高性能 CPU,下至簡(jiǎn)單的 74 電路，都可以用 FPGA 來(lái)實(shí)現(xiàn)。 FPGA 采用了邏輯單元陣列 LCA（ Logic CellArray）這樣一個(gè) 新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input OutputBlock）和內(nèi)部連線（ Interconnect）三個(gè)部分。配合 12 位 A/D 轉(zhuǎn)換芯片 AD1674，和前端自動(dòng)增益放大電路，使在 50mV 到 5V 的測(cè)量范圍下，單一頻率功率及總功率測(cè)量誤差均控制在 1%以內(nèi)。因此，完全可以將一個(gè)復(fù)雜的數(shù)字系統(tǒng)集成到一片 FPGA（即 SoPC）中，從而使得所設(shè)計(jì)的電路通信技術(shù)畢業(yè)論文 4 系統(tǒng)在其規(guī)模、可靠性、體積、功耗、性能指標(biāo)、上市周期、開(kāi)發(fā)成本、產(chǎn)品維護(hù)及硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化，為 SoC 的實(shí)現(xiàn)提供了一種簡(jiǎn)單易行而成本低廉的手段。 對(duì)于經(jīng)過(guò)驗(yàn)證而又需要批量生產(chǎn)的 SoC 芯片，可以做成專用集成電路ASIC 大批生產(chǎn)。由此可見(jiàn)， SoC 是以 IP 模塊為基礎(chǔ)的設(shè)計(jì)技術(shù)， IP 是 SoC 應(yīng)用的基礎(chǔ)。尤其是采用智能化電路綜合技術(shù)時(shí)，可以更充分地實(shí)現(xiàn)整個(gè)系統(tǒng)的固件特性，使系統(tǒng)更加接近理想設(shè)計(jì)要求。用戶只須根據(jù)需要選擇并改進(jìn)各部分模塊和嵌入結(jié)構(gòu)，就能實(shí)現(xiàn)充分優(yōu)化的固件特性，而不必花時(shí)間熟悉定制電路的開(kāi)發(fā)技術(shù)。一般情況下，功能集成電路為了滿足盡可能多的使用面，必須考慮兩個(gè)設(shè)計(jì)目標(biāo)：一個(gè)是能滿足多種應(yīng)用領(lǐng)域的功能控制要求目標(biāo)；另一個(gè)是要考慮滿足較大范圍應(yīng)用功能和技術(shù)指標(biāo)。其次，電路設(shè)計(jì)的最終結(jié)果與 IP功能模塊和固件特性有關(guān)，而與 PCB 板上電路分塊的方式和連線技術(shù)基本無(wú)關(guān)。 對(duì)于 SoC來(lái)說(shuō)，應(yīng)用電子系統(tǒng)的設(shè)計(jì)也是根據(jù)功能和參數(shù)要求設(shè)計(jì)系統(tǒng)，但與傳統(tǒng)方法有著本質(zhì)的差別。這種設(shè)計(jì)的結(jié)果是一個(gè)以功能集成電路為基礎(chǔ)，器件分布式的應(yīng)用電子系統(tǒng)結(jié)構(gòu)。 通信技術(shù)畢業(yè)論文 2 SOC 用途分類 SoC按用途的不同可以分為兩種類型：一種是專用 SoC 芯片，是專用集成電路（ ASIC）向系統(tǒng)級(jí)集成的發(fā)展；另一種是通用 SoC 芯片，將絕大部分部件（如 MCU、 DSP、 RAM、 I/O 等）集成在單個(gè)芯片上，同時(shí)提供用戶設(shè)計(jì)所需要的邏輯資源和編程所需要的軟件資 源。 1994 年 Motorola 發(fā)布的 FlexCore 系統(tǒng) (用來(lái)制作基于 68000 和 PowerPC 的定制微處理器 )和 1995 年 LSILogic公司為 Sony 公司設(shè)計(jì)的 SoC,可能是基于 IP( IntellectualProperty)核完成 SoC 設(shè)計(jì)的最早報(bào)導(dǎo)。由于信息市場(chǎng)的需求和微電子自身的發(fā)展，引發(fā)了以微細(xì)加工（集成電路特征尺寸不斷縮小）為主要特征的多種工藝集成技術(shù)和面向應(yīng)用的系統(tǒng)級(jí)芯片的發(fā)展。 SoC 將系統(tǒng)的主要功能綜合到一塊芯片中，本質(zhì)上是在做一種復(fù)雜的IC 設(shè)計(jì)。所謂完整的系統(tǒng)一般包括中央處理器 (CPU)、存儲(chǔ)器、以及外圍電路等。 關(guān)鍵詞： FPGA； IP 核； FFT； IIR； Abstract This system is based on IP core(Nios) softcore processors embedded in the FPGA of Altera Cyclone II family. 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