【正文】 課題背景 受到體育場(chǎng)館用 LED 顯示屏需求快速增長(zhǎng)的帶動(dòng)，近年來(lái)，中國(guó) LED 顯示屏應(yīng)用逐步增多。 and then in a single 16X16 LED scrolling LED dot matrix on the principles of Chinese characters。首先描述了基于現(xiàn)場(chǎng)可編程門陣（ FPGA）的硬件電路，以及點(diǎn)陣顯示漢字的原理 。 然后在單個(gè) 16X16 LED 發(fā)光二極管點(diǎn)陣上滾動(dòng)漢字的原理；最后給出了描述其功能的 VHDL 語(yǔ)言程序設(shè)計(jì)方法。 Finally, the VHDL description language program of its functions design. Through programming, debugging, simulation, download the correct character scroll achieved scan results, the experimental verification of its hardware and software are also obtained findings consistent with simulation results. Keywords: LED dot marix。目前， LED 已經(jīng)廣泛應(yīng)用在銀行、火車站、廣告、體育場(chǎng)館之中。采用傳統(tǒng)方法設(shè)計(jì)的漢字滾動(dòng)顯示器，通常需要使用單片機(jī)、存儲(chǔ)器和制約邏輯電路來(lái)進(jìn)行 PCB 板級(jí)的系統(tǒng)集成。并且采用編寫靈活的 VHDL語(yǔ)言編寫主程序。其中，以亞太地區(qū)的市場(chǎng)規(guī)模為最大、約占全球 %之比例，居次為北美的 %和歐洲之 %。 LED 驅(qū)動(dòng)器技術(shù)的發(fā)展體現(xiàn)在兩個(gè)方面：第一，離線式高功率因數(shù)校正可調(diào)光 LED 驅(qū)動(dòng)器可替代鹵素?zé)?、白熾燈和熒光燈；第二?LED 驅(qū)動(dòng)器能高效替代低壓鹵素?zé)?。盡管大尺寸液晶顯示在未來(lái)的幾年還有相當(dāng)大的市場(chǎng)份額，但針對(duì)大尺寸直下式背光源的驅(qū)動(dòng)和控制芯片的開(kāi)發(fā)才剛剛有幾年的歷史。 采用傳統(tǒng)方法設(shè)計(jì)的漢字滾動(dòng)顯示器，通常需要使用單片機(jī)、存儲(chǔ)器和制約邏輯電路來(lái)進(jìn)行 PCB 板級(jí)的系統(tǒng)集成。并且采用編寫靈活的 Verilog HDL語(yǔ)言編寫主程序。依 據(jù)資料顯示，目前全球約有 20xx 萬(wàn)座交通號(hào)志，而每一個(gè)紅、黃、綠燈估計(jì)需要使用 200 顆高亮度 LED，故一座交通號(hào)志約需 600 顆高亮度 LED，如果 考慮每年新設(shè)的交通號(hào)志加上更換舊交通號(hào)志，估計(jì)每年大約有 200 萬(wàn)座，以每座更新成 本約 萬(wàn)臺(tái)幣計(jì)算，未來(lái)每年全球交通號(hào)志估計(jì)約有 300 億的市場(chǎng)價(jià)值。 目前，基于 FPGA（現(xiàn)場(chǎng)可編程門陣列）的 LED 顯示屏的設(shè)計(jì)應(yīng)用廣泛，美國(guó)和中國(guó)臺(tái)灣地區(qū)邏輯電路設(shè)計(jì)和制造廠家大都以 Verilog HDL 為主，中國(guó)大陸地區(qū)目前學(xué)習(xí)使用 Verilog HDL 已經(jīng)超過(guò) VHDL。其中方案論證及選擇主要從兩種可以實(shí)現(xiàn)基于 FPGA 的 LED 顯示屏的設(shè)計(jì)方案中選擇一個(gè)成本低、易操作、系統(tǒng)性能較高的方案。最后總結(jié)完善設(shè)計(jì)思路與程序，正確完成漢字的現(xiàn)實(shí)與滾動(dòng)。例如 “0000”表示第 0 列， “0000000000000001”表示第一行的點(diǎn)亮。本設(shè)計(jì)可以將 LED 顯示屏要的顯示內(nèi)容抽象成一個(gè)二維數(shù)組（數(shù)組中的 ?1?對(duì)映點(diǎn)陣顯示屏上面的亮點(diǎn)），用 VHDL 語(yǔ)言設(shè)計(jì)一個(gè)進(jìn)程將這個(gè)數(shù)組動(dòng)態(tài)顯示在 LED 顯示屏上，再利用另一個(gè)進(jìn)程對(duì)這個(gè)數(shù)組按一定頻率進(jìn)行數(shù)據(jù)更新，更新的方式可以有多種。但是由于其實(shí)現(xiàn)方式的局限性，該方案只能實(shí)現(xiàn)漢字的滾動(dòng)顯示。所以最終選擇方案一。 圖 22 LED 燈信號(hào) 第二章 系統(tǒng)方案設(shè)計(jì) 7 圖 23LED 等效電路 LED 點(diǎn)陣的顯示方式 點(diǎn)陣 LED 一般采用掃描式顯示，實(shí)際運(yùn)用分為三種方式： （ 1）點(diǎn)掃描 （ 2）行掃 描 （ 3）列掃描 若使用第一種方式，其掃描頻率必須大于 16 64=1024Hz，周期小于 1ms 即可。第一步是獲得數(shù)據(jù)并保存 ， 即在存貯器中建立漢字?jǐn)?shù)據(jù)庫(kù)。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 8 圖 24 16 16 LED 點(diǎn)陣模塊 本章小結(jié) 本章主要講述設(shè)計(jì)任務(wù)與要求，方案的設(shè)計(jì)與比較。 硬件說(shuō)明 FPGA 芯片采用 ALTERA 公司的 CYCLONE 系列 EPlC3T144C8。 單片機(jī)采用深圳宏晶科技的 STC89C52RC。內(nèi)部 RAM 加大到了 512 字節(jié)， FLASH 存儲(chǔ)器為 8K，EEPROM 為 2K，增加了 P4 口，可進(jìn)行雙倍速設(shè)定，增加了看門狗，防止死機(jī)功能。雙路的 DA 輸出都已經(jīng)用運(yùn)放 TL082 進(jìn)行電流到電壓的轉(zhuǎn)換，并且雙路輸出都可以用跳線帽設(shè)置成單極性輸出，雙極性輸出。 存儲(chǔ)器使用 64K 的， 2C 總線控制的 FLASH 存儲(chǔ)器，和 512K39。 硬件設(shè)計(jì) 串行通信模塊 輸入接口模塊提供 PC 上位機(jī)到 FPGA 核心板傳輸數(shù)據(jù)的接口。 LED 點(diǎn)陣屏及驅(qū)動(dòng)電路 本設(shè)計(jì)采用 16 16LED 點(diǎn)陣屏由 4 塊 8 8LED 點(diǎn)陣拼接而成，每一塊點(diǎn)陣都有 8 行 8 列，因此總共有 16 根行控制線和 16 根列控制線。 FPGA 控制模塊 該部分電路是系統(tǒng)控制和數(shù)據(jù)處理的核心，主要由電源接口及開(kāi)關(guān)及相應(yīng)的時(shí)鐘振蕩電路和復(fù)位電路組成。按 下鍵時(shí)， KEY 拉低。 第三章 硬件設(shè)計(jì) 11 VCC1NC2GND3OUT4U120MHZ1 2FB1104R6DGNDGDND 圖 33 時(shí)鐘振蕩電路 串行通信電路 串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。 JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后 數(shù)據(jù)丟失。 第四章 軟件設(shè)計(jì) 13 第四章 軟件設(shè)計(jì) 十六進(jìn)制計(jì)數(shù)器設(shè)計(jì) 是十六進(jìn)制的計(jì)數(shù)器，其輸出端控制行和列驅(qū)動(dòng)控制器的輸出數(shù)據(jù)；其描述如下： LIBRARY ieee。 ENTITY t16 IS PORT (clock : IN STD_LOGIC 。 COMPONENT lpm_counter GENERIC ( lpm_direction : STRING。 PORT (clock : IN STD_LOGIC 。 lpm_counter_ponent : lpm_counter GENERIC MAP ( lpm_direction = UP, lpm_port_updown = PORT_UNUSED, lpm_type = LPM_COUNTER, lpm_width = 8 ) PORT MAP ( clock = clock, q = sub_wire0 )。 列驅(qū)動(dòng)設(shè)計(jì) 通過(guò)對(duì)每一列的掃描來(lái)完成對(duì)字母的現(xiàn)實(shí)，只要掃描的頻率足夠快，就能給人以連 續(xù)的感覺(jué)。 Entity dz_xs is Port(enable,clk:in std_logic。 Begin Process(clk,enable) 脈沖、使 能信號(hào) begin If clk39。139。 End if。 第四章 軟件設(shè)計(jì) 15 字符樣式設(shè)計(jì) 本環(huán)節(jié)是建立一個(gè)數(shù)據(jù)庫(kù)，使之能在掃描的同時(shí)讀取所需要的信息，從而完成漢字的顯示。 use 。 end led16。 begin process(clk) 顯示時(shí)序控制 begin if clk39。 if dount=510 then if S14 then S=0000。 if cdount15 then cdount=cdount+1。 end process。 when 0011=keyc=0000000000001000。 when 0111=keyc=0000000010000000。 when 1011=keyc=0000100000000000。 when 1111=keyc=1000000000000000。 when 0001=keyr=X9D8F。 when 0101=keyr=X0780。 when 1001=keyr=X00C0。 when 1101=keyr=XB3CD。 第四章 軟件設(shè)計(jì) 17 end case。 when 0011=keyr=X739E。 when 0111=keyr=X70E6。 when 1011=keyr=X73CE。 when 1111=keyr=XFFFF。 when 0001=keyr=X8FFF。 when 0101=keyr=XF3FF。 when 1001=keyr=X50C9。 when 1101=keyr=X5381。 end case。 when 0011=keyr=X01FE。 when 0111=keyr=XA89A。 when 1011=keyr=X01CE。 when 1111=keyr=XFFFF。 end process。對(duì)于前兩種 , 需要支付不可重復(fù)使用的工程費(fèi)用 NRE (Non recurring Engineering) , 主要用于芯片的流片、中測(cè)、分析的工程開(kāi)銷 , 一次費(fèi)用一般在 1 萬(wàn)至數(shù)萬(wàn)美元以上。目前 ,Xilinx 推出的 XC4025 可以達(dá)到 25000 門的規(guī)模 ,Altera 公 司的 FLEX10K100 系列芯片可達(dá)到十萬(wàn)門的規(guī)模 ,完全可以滿足用戶的一般設(shè)計(jì)需要。 所以 , 在設(shè)計(jì)者選定某一 FPGA 器件后 , 要求設(shè)計(jì)者對(duì)器件的結(jié)構(gòu)、性能作深入的了解 , 在體系結(jié)構(gòu)設(shè)計(jì)時(shí) , 就必須考慮到器件本身的結(jié)構(gòu)及性能 , 盡可能使設(shè)計(jì)的結(jié)構(gòu)滿足器件本身的要求 . 這樣就增加 了設(shè)計(jì)的難度。 開(kāi)發(fā)環(huán)境介紹 Quartus II 是 Altera 公司的綜合性 PLD 開(kāi)發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有 的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 調(diào)試與仿真 創(chuàng)建工程 在 Quartus II 中新建一個(gè) VHDL File 文件，將 VHDL 代碼輸入這個(gè)文件，并保存到工作目錄，名為 。 圖 51 選擇目標(biāo)器件 第五章 基于 FPGA 的 LED 點(diǎn)陣 21 （ 2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的 deviceamp。 圖 52 選擇工作方式 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 22 在 configuration 項(xiàng)中，其下方的 Generate pressed bitstreams 處打勾，這樣就能產(chǎn)生用于 EPCS 的 POF 壓縮配置文件。選擇 Processing 菜單中 start pilation，在窗口的下方 processing 欄中顯示編譯信息。設(shè)置仿真時(shí)間為 50us, 保存波形文件為 。選擇菜單 Assignment 中的 Settings，在 Settings 窗口下 選擇 Simulator，在右側(cè)的 simulation mode 項(xiàng)下選擇 timing，即選擇時(shí)序仿真， 并選擇仿真激勵(lì)文件名 。