【正文】 ice no design guiding principles (because it realize rise pare easy), but the spirit of the FPGA design principles guiding thought is quite plex. But in either case, for I/O pins distribution, there are some signal to keep in mind is mon steps: 1. Use an electronic data list all plans signal allocation, and their important properties, such as I/O standard, voltage, need termination methods and relevant clock. 2. Check with the manufacturer block/regional patibility criteria. 3. Consider using the second spreadsheets formulate FPGA layout to determine what tube feet is a universal, which is dedicated, which support difference signal to the and global and local clock, which need reference voltage. 4. Utilizing the above two spreadsheets information and regional patibility criterion, first distribution restricted the biggest signal to the extent the last distribution on pins, the smallest restricted. For example, you may need to distribution serial bus and the clock signal, because they usually only assigned to some special. 畢業(yè)設計（論文）專用紙 第 頁 21 At this stage, considering writing a contains only port distribution of HDL files. Then through the use of suppliers of tools or using a text editor manually create a limit files, for I/O standards and increase the SSO necessary support information. Ready for these basic documents, you can run layout wiring tools to confirm whether overlooked some standards or made a wrong distribution. This will make you at the initial stage design and layout engineer working together, mon planning the PCB39。t need direct selection wiring resources, layout wiring device can automatically according to the input logic s table topology and constraint condition selecting wiring resources to connect each module unit. Essentially, wiring resources use method and the results of the design, direct relationship is closely. 6. Underlying inline function units 畢業(yè)設計（論文）專用紙 第 頁 19 Inline function module mainly refers to the DLL Locked Loop (PLL), tow vehicle Phase Locked Loop), (soft processing DSP and CPU SoftCore nucleus (). Now more and more rich inline function units, makes the monolithic FPGA became systemlevel design tools, make its have the ability of the software and hardware joint design, gradually transition to the SOC platform. The DLL and with similar functions, PLL can be pleted in high precision, low jitter clock frequency multiplication of and points frequency, and occupies emptiespared to adjust and remove equal function. Xilinx pany produces the chip, Altera DLL used to bee the pany39。 Secondly, a wide cannot exceed 36 biggest bits. Of course, can be more pieces of block RAM cascade up to form larger RAM, now only limited by the number of RAM chip inside block, and no longer subject to two above principle constraint. 5. Rich wiring resources Wiring resources connected all the units inside the FPGA, and the length of the attachment and process determines the signal on the wire transmission speed and driving ability. The FPGA chip has a wealth of wiring resources inside, according to the process, length, width and distribution in different position and are divided into four kinds of different categories. The first kind is global wiring resources, used for chip inside global clock and global reset/buy a wiring。 同時，我還要感謝 x老師，在做畢業(yè)設計的過程中我深深的感到了在去年和 x老師一起學習 Quartus2對于我的畢業(yè)設計是多么的有用。畢業(yè)設計是對大學以往知識的綜合運用，但是由于學習的不夠認真，導致這設計過程中遇見了很多看似簡單卻沒法自我完成的問題。他們的幫助不僅使我順利解決問題，同時也使我感受到了溫暖，給了我強大的動力，使我和同學們的關系更加緊密，使我更加深入明 白了團結(jié)就是力量。在這次的設計過程中主要是在 Quartus2上使用 Verilog語言完成代碼的編寫與模擬仿真，在設計過程中出現(xiàn)了不少的 問題，一些問題是因為自己的粗心大意，也有一些問題則是對相關知識的認識不夠徹底。 本次畢業(yè)設計完成的主要工作和任務如下：對設計方案的理論研究，電路原理的設計制作，軟件的編寫和調(diào)試以及畢業(yè)論文的制作。與傳統(tǒng)紙質(zhì)的萬年歷相比 ,數(shù)字 萬年歷得到了越來越廣泛的應用。 時分秒模塊仿真 上圖顯示的是時分秒模塊的運行仿真結(jié)果圖，秒針每到 60個計數(shù)時分針才走動一次，秒針的走動需要由分頻模塊輸出的 1HZ的脈沖來帶動，秒帶分走，分帶時走。 譯碼器（ yimaqi） 譯碼器可以將輸入代碼的狀態(tài)翻譯成相應 的輸出信號，以高、低電平的形式在各自 畢業(yè)設計（論文）專用紙 第 頁 8 的輸出端口送出，以表示其意愿。 顯示控制模塊 (mux_16) 該模塊的主要功能是控制是顯示時分秒還是年月日。對于日信號，當 qr=date時，則令qr=1， clky=1；否則若日信號的十位與 date的十位相同且個位小于 date的個位，則十位不變，個位每個脈沖加 1（這里的秒沖有外界和內(nèi)部兩種，內(nèi)部脈沖來自時分秒模塊的輸出 cout）；若日信號十位小于 date的十位，但是個位相等，則令十位加 1，個位計為 0；若日信號十位和個位均小于 date則令日信號十位不變，個位加 1。 date：一年又十二個月，而且每個月的天數(shù)不完全相同，需要對 date做不同的取值判斷。amp。最終分信號 qf={qfh,qfl}，分進位信號 enhour =carry1|jh(jh同秒信號中的 jf，一樣是外部按鍵信號 )。給予初始值： {qfh,qfl}=8’ h00,進位信號 carry1=0。當秒信號計數(shù)到 59時，則要把秒信號計為 0，同時進位信號 carry1=1。 畢業(yè)設計（論文）專用紙 第 頁 6 時間顯示調(diào)整模塊（ mux_4） 該模塊的功能是控制顯示器，決定顯示年月日還是時分秒。設計思路是：用一個模 10計數(shù)器，該計數(shù)器每秒有 10個脈沖波形，如圖 3所示： 圖 3 模 10計數(shù)器波形 然后對該計數(shù)器每秒計數(shù)一次，也就是說在一秒內(nèi)有 10個脈沖，但是只要最后的一個脈沖，這樣就得到了一個周期為 1s的脈沖，如圖 4所示： 圖 4 1Hz脈沖 控制模塊（ countr） 該模塊的主要功能是對時間顯示調(diào)整模塊（ mux_4）進行控制，并且參與外部控制。由于 FPGA 的設計成本低廉，修改方便，從而催生了的、許多富有創(chuàng)新意識的公司，這就意味著設計人員可以在基于 FPGA 的測試平臺上實現(xiàn)他們的軟件開發(fā)，而不需要承擔數(shù)額巨大的不可重現(xiàn)工程的成本或昂貴的開發(fā)工具。設計者可以對這些器件進行編程來完成各種各樣的任務。數(shù)字萬年歷 從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。 畢業(yè)設計（論文）專用紙 第 頁 2 第 1 章 萬年歷的發(fā)展及 FPGA 簡介 萬年歷的發(fā)展 鐘表、日歷等的數(shù)字化大大方便了現(xiàn)代人的生活 ， 同時也大大的擴展了鐘表的功能，例如 自動報警 、 打鈴 、 控制其他電子產(chǎn)品 等。對此國內(nèi)外許多設計人員對其進行了大量的設計，有用單片機開發(fā)的，有用 FPGA 開發(fā)的。但使用這種紙質(zhì)日歷，必須記得每天按時撕一張，否則反而會記錯日期，常常有人因為忘記每天撕掉而記錯日期，錯過重要事情，造成損失。例如：在萬年歷上添加鬧鐘，同時顯示陰陽歷等。如鐘表易壞，需要經(jīng)常維修，日歷需要每天翻頁等。各個模塊完成不同的任務，合在一起就構成了萬年歷的系統(tǒng)電路設計。電路設計模塊中分為幾個模塊：分頻、控制、時間顯示調(diào)整、時分秒、年月日、顯示控制、譯碼器。 進入信息時代，時間觀念越來越重，但是老式的鐘表以及日歷等時間顯示工具已經(jīng)不太適合。同時，該設計在精確度上遠遠超過鐘表，并且不需要維修，也不用像日歷一樣每天翻頁，極其方便，且能夠添加各種不同功能的要求。每到新年，人們就會買來一本新的日歷，配上繪有圖畫的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。按照系統(tǒng)設計功能的要求 ,設計一個簡單的數(shù)字萬年歷，顯示年、月、日、時、分、秒等基本功能。采用 FPGA 設計的萬年歷由于成本低，精度高，可靠性好等優(yōu)點，使它有了非常廣闊的使用之處。 數(shù)字萬年歷 是一種用數(shù)字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和靈活性 ，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用 。 FPGA 簡介 FPGA 是現(xiàn)場可編程門陣列（ Field programmable gates array）的英文簡稱，是由可編程邏輯模塊組成的數(shù)字集成電路（ IC） ,這些邏輯模塊之間用可配置的互聯(lián)