數(shù)字ic設計流程(ppt50頁)(文件)
【正文】 協(xié)助前端工程師完成設計、驗證和時序分析，完成對代工廠數(shù)據(jù)交接和對客戶技術支持。 LVS軟件根據(jù)標準單元庫設計者提供的 cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。 將 Ratio(H/W) 改為 1 將 core utilization改為 將 core to left /right/top/bottom 改為 10 ? creat power ring 在 power里選擇 power planing→add rings 會彈出 add ring對話框 placement ? place→standard cells ? 然后 place→place Flip I/O Route ? route→nanoroute 得到最后的布線圖 時鐘樹綜合 時鐘樹和復位樹綜合為什么要放在 APR時再做呢？ 時鐘樹綜合的目的： ?低 skew ?低 clock latency DFM (Design For Manufacturing) ?DFM：可制造性設計 ?DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。 啟動命令： bg_shell – gui 后端設計（ Netlist to Layout） ? APR:Auto Place and Route,自動布局布線 ? Extract RC:提取延時信息 ? DRC： Design Rule Check，設計規(guī)則檢查。 ? STA（ Static Timing Analysis，靜態(tài)時序分析）： 套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設計者給定的時序限制（Timing Constraint） RTL Code 風格代碼檢查 功能仿真 邏輯綜合 成功？ 綜合后仿真 成功？ STA 成功？ 代碼修改 約束修改 N N N Netlist 后端 整個 ASIC設計流程都是一個迭代的流程，在任何一步不能滿足要求，都需
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