【正文】 . 0]QA [ 3. . 0]QB [ 3. . 0]J SQins t 圖 計時模塊（ JSQ）仿真 波形 框圖 8 第四節(jié) ： 記分模塊 記分模塊 JFQ 搶答計分電路的設(shè)計一般按一定數(shù)制進(jìn)行加減即可，但隨著計數(shù)數(shù)目的增加，要將計數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示會變得較為復(fù)雜。 其 VHDL 源程序如下： LIBRARY IEEE。 ADD: IN STD_LOGIC。 ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS) IS VARIABLE POINTS_A0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF (ADD39。139。 POINTS_D0:=0000。 ELSIF CHOS=0010 THEN IF POINTS_B0=1001 THEN POINTS_B0:=0000。 ELSE POINTS_C0:=POINTS_C0+1。 END IF。 ELSIF chos=0010 then out1=POINTS_b0。 END IF。 USE 。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=1111110。 3 WHEN 0100=DOUT7=0110011。 7 WHEN 1000=DOUT7=1111111。 11 END PROCESS。 USE 。 qdo :OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 out3 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 A1,B1,C1,D1: OUT STD_LOGIC。 TA,TB:IN STD_LOGIC_vector(3 downto 0)。 COMPONENT ymq IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ADD: IN STD_LOGIC。 signal tmp1,tmp2,tmp3,tmp4 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 out1=tmp1。 ENTITY qdjb IS PORT(clr: IN STD_LOGIC。 END ENTITY qdjb。 constant w4: STD_LOGIC_VECTOR:=1000。 ELSIF (A=39。 and C=39。) THEN A1=39。C1=39。states=w1。139。039。139。039。 and B=39。 and D=39。B1=39。D1=39。039。039。039。039。 END IF。 USE 。 chos:IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 SIGNAL cc2,cc1,cc0,dd2,dd1,dd0: STD_LOGIC_VECTOR (3 DOWNTO 0)。 VARIABLE points_d2,points_d1: STD_LOGIC_VECTOR (3 DOWNTO 0)。) THEN IF RST=39。 16 POINTS_B2:=0001。 POINTS_D2:=0001。 ELSE POINTS_A2:=POINTS_A2+39。139。 PP2=AA2。 ELSIF CHOS=0010THEN IF POINTS_B1=1001THEN POINTS_B1:=0000。 END IF。BB1= points_B1。PP0=BB0。 ELSE POINTS_C2:=POINTS_C2+39。CC0=0000。 END IF。 ELSIF chos=1000 THEN IF points_D1=1001 THEN 17 Points_D1:=0000。 END IF。DD1= points_D1。PP0=DD0。 END PROCESS。 USE 。 Qb: OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 BEGIN PROCESS (ta,tb,clr) IS BEGIN IF clr=39。 ELSE IF ta=39。 END IF。139。 PROCESS (clk) IS variable tmpa: STD_LOGIC_VECTOR (3 DOWNTO 0)。 THEN tmpa:=0000。139。tmpb:=db。 IF tmpb=0000 THEN tmpb:=0110。 END IF。 qb=tmpb。 USE 。 TA,TB: IN STD_LOGIC。 END。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 QA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ADD: IN STD_LOGIC。 signal tmp1,tmp2,tmp3: STD_LOGIC_VECTOR (3 DOWNTO 0)。 BEGIN u1:qdjb PORT map(clr,qd(0),qd(1),qd(2),qd(3), qdo(0),qdo(1),qdo(2),qdo(3),tmp1)。event and ck=39。 END PROCESS。 sel=000010。 sel=001000。 sel=100000。 WHEN 0001=sm=0000110。 WHEN 0101=sm=1101101。 WHEN 1001=sm=1101111。 END。 END CASE。 WHEN 0111=sm=0000111。 21 WHEN 0011=sm=1001111。 END PROCESS。 sel=010000。 sel=000100。 sel=000001。) THEN tmp=tmp+1。 u3: jsq PORT map(clr,ldn,en,clk,ta,tb,tmp2,tmp3)。 signal tmp: integer range 0 TO 5。 pp2,pp1,pp0： INOUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 20 END COMPONENT JSQ。 COMPONENT jsq IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 A, B, C, D: IN STD_LOGIC。 sel: OUT STD_LOGIC_VECTOR (5 DOWNTO 0)。 ENTITY qdq IS PORT(qd : IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 END ARCHITECTURE art。 END IF。 END IF。139。139。 ELSIF clk39。 BEGIN IF clr=39。 END IF。139。 THEN da=da+39。 THEN Da=0000。 ARCHITECTURE art OF jsq IS Signal da: STD_LOGIC_VECTOR (3 DOWNTO 0)。 TA,Tb: IN STD_LOGIC。 圖 記分模塊（ jfq）仿真波形 第三節(jié)： 記分功能 LIBRARY IEEE。 END IF。 PP2=DD2。139。 ELSE Points_D2:=points_D2+39。139。PP1=CC1。 CC2= points_C2。 ELSIF CHOS=0100THEN IF POINTS_C1=1001THEN POINTS_C1:=0000。 PP2=BB2。139。 ELSE POINTS_B2:=POINTS_B2+39。PP0=AA0。AA1= points_A1。 END IF。 ELSIF CHOS=0001THEN IF POINTS_A1=1001THEN POINTS_A1:=0000。 POINTS_C2:=0001。THEN POINTS_A2:=0001。EVENT AND ADD=39。 VARIABLE points_b2,points_b1: STD_LOGIC_VECTOR (3 DOWNTO 0)。 END ENTITY jfq。 ENTITY jfq IS