hdb3編解碼器的設計(文件)
【正文】 名稱通信綜合課程設計題目名稱HDB3編碼器設計學生姓名祁慶男學號070602140117指導教師姓名畢洪波王冬梅職稱講師講師序號評價項目指 標滿分評分1工作量、工作態(tài)度和出勤率按期圓滿的完成了規(guī)定的任務，難易程度和工作量符合教學要求，工作努力，遵守紀律，出勤率高，工作作風嚴謹，善于與他人合作。30總分評語：指導教師： 2010年12月25。453創(chuàng)新工作中有創(chuàng)新意識，對前人工作有一些改進或有一定應用價值。而且可以把該電路和它的解碼電路及其他功能電路集成在同一塊FPGA芯片中，減少了外接元件的數(shù)目，提高了集成度，而且有很大的編程靈活性，很強的移植性。此信號還不是真正意義上的HDB3碼，需要將上述編碼轉換成“+1”、“1”、“0”的多電平變化波形，而此工作單純依靠數(shù)字電路是無法完成的。編譯：在輸入完畢并保存文件后，建立合適的工程項目文件，執(zhí)行Compilation編譯命令，即可由Quartus Ⅱ軟件自動產生輸出波形。作為一種標準化的硬件描述語言，VHDL語言描述硬件電路時具有一定的流程可以遵循。雖然VHDL語言具有很多其他硬件描述語言所不具備的優(yōu)點，但是它也并不是一種完全理想的硬件描述語言。（2）VHDL語言具有強大的硬件描述能力。 高效的期間編程與驗證工具。 定時/時序分析與關鍵路徑延時分析。 芯片(電路)平面布局連線編輯。Quartus Ⅱ提供了完全集成且與電路結構無關的開發(fā)環(huán)境，具有數(shù)字邏輯設計的全部特性。4. Quartus Ⅱ軟件介紹 Quartus Ⅱ軟件的發(fā)展Quartus II是Altera公司在21世紀初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUS II的更新?lián)Q代產品。而在實際應用中，CPLD或FPGA端口的輸出電壓只有正極性電壓，且在波形仿真中也只有“+1”和“0”，而無法識別“1”。其仿真波形如下：圖5 插B波形圖由仿真波形可以分析出由輸出端用“11”表示符號“V”，“01”表示“1”碼， “00”表示“0”碼，“10”表示符號“B”根據(jù)編碼規(guī)則， “B”符號的極性與前一非零符號相反，“V”極性符號與前一非零符號一致。END PROCESS add_b。s0(4)=s0(3)。ELSIF(codeoutv=01) THENcount1=count1+1。s0(4)=s0(3)。s0(4)=39。s1(4)=s1(3)。 bclk:clkb=NOT clk。ds14:DFF PORT MAP(s1(3),clk,s1(4))。ds12:DFF PORT MAP(s1(1),clk,s1(2))。s0(4)圖4 插“B”模塊流程圖程序如下：s0(0)=codeoutv(0)。Firstv=0s1(4)=1。 “1”用“01”標識，“0”用“00”。END IF。WHEN OTHERS=count0=0。 count0=0WHEN 39。139。) THENcodeoutv=00。最后完成單極性信號變成雙極性信號的轉換。由此產生了利用FPGA進行HDB3碼編碼的思路：先進行加V碼，加B碼操作，在此過程中，暫不考慮其極性，然后將V碼，1碼和B碼分成兩組，分別進行極性變換來一次實現(xiàn)。由 HDB3 編碼規(guī)則，當 NRZ 碼中出現(xiàn) 4 連 “0”串時，第 4 個“0”用破壞符號“V”來代替，并且連續(xù)兩個“V”之間如果有偶數(shù)個“1”時，要把最后一小段的第一個“0”變?yōu)椤癇”。例： NRZ碼： 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 插V： 1 0 0 0
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