【正文】 ort “sum /=100” severity error； next statement …... 順序執(zhí)行語句 sequential statement ? If 語句格式 if 條件 then [順序執(zhí)行語句 ] [else] [順序執(zhí)行語句 ] end if if 條件 then [順序執(zhí)行語句 ] [elsif] [順序執(zhí)行語句 ] [elsif] [順序執(zhí)行語句 ] ….. [else] end if 順序執(zhí)行語句 sequential statement ? If 語句例子 順序執(zhí)行語句 sequential statement ? Case 語句格式 Case 表達(dá)式 is when 條件表達(dá)式 = 順序處理語句 when 條件表達(dá)式 = 順序處理語句 ……. when others= 順序處理語句 end case 原則 : 完全性 :表達(dá)式所有可能的值都必須說明，可以用 others 唯一性 :相同表達(dá)式的值只能說明一次 順序執(zhí)行語句 sequential statement ? Case 語句例子 ,條件表達(dá)式可以有多種形式 順序執(zhí)行語句 sequential statement ? Case 語句例子 順序執(zhí)行語句 sequential statement ? For loop 語句格式 For 循環(huán)變量 in 范圍 loop [順序處理語句 ] end loop 注意 : 循環(huán)變量不需要定義 (聲明 )。 exit when sum=100； end loop 順序執(zhí)行語句 sequential statement ? While 語句格式 while 條件 loop [順序處理語句 ] end loop While i10 loop sum=sum+1。 用在順序執(zhí)行語句中時(shí)，沒有以上說法。 clr=?0? after 20 ns。 q=ain when sel=“00” else bin when sel=“01” else cin when sel=“10” else din when sel=?11” else xx。 c:out bit)。 cout:out bit)。 c:out bit)。 end behav 一些例子 Signal A,B,C, Y,Z,M,N : integer。 Z=M+N。 輸出信號的產(chǎn)生 輸出信號由譯碼器根據(jù)當(dāng)前狀態(tài)和輸入條件決定 狀態(tài)機(jī)的時(shí)序 ? 同步時(shí)序狀態(tài)機(jī) 由時(shí)鐘信號觸發(fā)狀態(tài)的轉(zhuǎn)換和信號的輸出 ? 異步時(shí)序狀態(tài)機(jī) 狀態(tài)的轉(zhuǎn)移和輸出不與時(shí)鐘信號同步 注意： 可綜合的狀態(tài)機(jī)設(shè)計(jì)要求使用同步狀態(tài)機(jī) 狀態(tài)機(jī)的設(shè)計(jì) ? 在產(chǎn)生輸出的過程中，由是否使用輸入信號可以決定狀態(tài)機(jī)的類型 ? 兩種類型 米里（ mealy）狀態(tài)機(jī) 使用輸入信號 莫爾（ moore）狀態(tài)機(jī) 不使用輸入信號 狀態(tài)機(jī)的類型 狀態(tài)一 狀態(tài)二 狀態(tài)一 狀態(tài)二 ain=?1? 莫爾 moore狀態(tài)機(jī) 米里 mealy狀態(tài)機(jī) 用狀態(tài)圖表示如下： 狀態(tài)機(jī)的表達(dá)方式 狀態(tài)圖 狀態(tài)表 流程圖 三種表達(dá)方法是等價(jià)的，可以相互轉(zhuǎn)換 狀態(tài)機(jī)的設(shè)計(jì) ? 3進(jìn)制計(jì)數(shù)器 S3 11 S1 01 S2 10 狀態(tài)機(jī)的設(shè)計(jì) ? 序列檢測器 (1110010) S1 S2 S8 S3 S4 S7 S6 S5 1 1 1 0 0 1 0/1 0 0 1 1 0 1 0 1 VHDL上機(jī)指導(dǎo) ? 編譯和仿真工具 ORCAD或 ACTIVEVHDL ? 本次培訓(xùn)采用 ACTIVEVHDL ? ACTIVEVHDL自帶教程 目錄 : ..\Active VHDL\book\ 。 Y=M+N。 begin process (A,B,C) begin M=A。 begin c=(a xor b) after (rise)。 architecture behav of testand2 is ponent and2 generic(rise:time)。 architecture behav of and2 is begin c=(a xor b) after (rise)。 when others； end block 順序執(zhí)行語句和并行處理語句 ? 順序執(zhí)行語句和并行處理語句總結(jié) 順序執(zhí)行語句 wait、 assert、 if else 、 case、forloop、 while語句只能用在 process、 function 和 procedure 中； 并行處理語句（條件信號帶入和選擇信號帶入）只能用在 architecture、 block中； 其它語句 ? Generic語句 enttity and2 is generic(rise:time:=10 ns)。 滿足 完全性和唯一性 并行處理語句 concurrent statement ? 條件信號帶入語句例子 Block begin sel=b amp。 clr=?0? after 20 ns。 end loop ?While 語句例子 并行處理語句 concurrent statement 信號賦值操作 帶條件的信號賦值語句 帶選擇的信號賦值語句 并行處理語句 concurrent statement ? 信號賦值操作 ? 符號“ =”進(jìn)行信號賦值操作的， ? 它可以用在順序執(zhí)行語句中， ? 也可以用在并行處理語句中 ? 注意 用在并行處理語句中時(shí)，符號 =右邊的值是此條語句的敏感信號， 即符號 =右邊的值發(fā)生變化就會重新激發(fā)此條賦值語句，也即符號 =右邊的值不變化時(shí)，此條賦值語句就不會執(zhí)行。 end loop 順序執(zhí)行語句 sequential statement ? 在 loop語句中可以用 next來跳出 本次 循環(huán)，也可以用 exit 來結(jié)束整個(gè)循環(huán)狀態(tài) next 格式 ： next [標(biāo)號 ] [when 條件 ]； exit 格式： exit [標(biāo)號 ] [when 條件 ]； For i in 1 to 10 loop sum=sum+1。 end process 等同于 process（ a， b） begin 錯(cuò)誤 如果 process中已有敏感信號 wait on a， b； 進(jìn)程中不能使用 wait 語句 y=a and b。條件滿足后，系統(tǒng)將繼續(xù)運(yùn)行 。 end process exp2： process begin wait on clk,qin； qout=qin。 VHDL中的控制語句及模塊 ? A