【正文】 ion）。驗證完畢，進行版圖的電路網(wǎng)表提?。∟E），參數(shù)提?。≒E），把提取出的參數(shù)反注（BackAnnotate）至網(wǎng)表文件，進行最后一步仿真驗證工作。測試芯片是否符合設(shè)計要求，并評估成品率。這里就以EDA設(shè)計流程中涉及的主要軟件包為EDA工具分類，并給予簡要介紹。另外每個FPGA/CPLD生產(chǎn)廠家為了方便用戶，往往都提供集成開發(fā)環(huán)境，如Altera的Quartus II。如Innovada的eProduct Designer中的原理圖輸入管理工具DxDesigner（原為ViewDraw），既可作為PCB設(shè)計的原理圖輸入，又可作為IC設(shè)計、模擬仿真和FPGA設(shè)計的原理圖輸入環(huán)境。由于HDL（包括VHDL、Verilog HDL等）的輸入方式是文本格式，所以它的輸入實現(xiàn)要比原理圖輸入簡單得多，用普通的文本編輯器即可完成。有的EDA設(shè)計輸入工具把圖形設(shè)計與HDL文本設(shè)計相結(jié)合，如在提供HDL文本編輯器的同時提供狀態(tài)機編輯器，用戶可用圖形（狀態(tài)圖）來描述狀態(tài)機，最后生成HDL文本輸出。 HDL綜合器由于目前通用的HDL語言為VHDL、Verilog HDL，這里介紹的HDL綜合器主要是針對這兩種語言的。● Synopsys公司的FPGA Compiler II、DCFPGA綜合器。為了便于處理，最初由Synopsys公司在綜合器中增加了一些用戶自定義類型，如Std_logic等，后被納入IEEE標(biāo)準(zhǔn)。Synplify Pro的原理圖瀏覽器可以定位原理圖中組件在VHDL/Verilog源文件中的對應(yīng)語句，便于調(diào)試。HDL綜合器在把可綜合的VHDL/Verilog程序轉(zhuǎn)化成硬件電路時，一般要經(jīng)過兩個步驟：第一步是HDL綜合器對VHDL/Verilog進行分析處理，并將其轉(zhuǎn)成相應(yīng)的電路結(jié)構(gòu)或模塊，這時是不考慮實際器件實現(xiàn)的，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程；第二步是對應(yīng)實際實現(xiàn)的目標(biāo)器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。綜合器的使用也有兩種模式：圖形模式和命令行模式（Shell模式）。行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證乃至門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。按處理的硬件描述語言類型分，HDL仿真器可分為VHDL仿真器、Verilog仿真器、Mixed HDL仿真器（混合HDL仿真器，同時處理Verilog與VHDL）和其它HDL仿真器（針對其它HDL語言的仿真）。按仿真的電路描述級別的不同，HDL仿真器可以單獨或綜合完成以下各仿真步驟：（1）系統(tǒng)級仿真。按仿真時是否考慮硬件延時分類，可分為功能仿真和時序仿真，根據(jù)輸入仿真文件的不同，可以由不同的仿真器完成，也可由同一個仿真器完成。適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成。適配器輸出以下多種用途的文件?！?FPGA/CPLD編程下載文件，如用于CPLD編程的JEDEC、POF、ISP等格式的文件；用于FPGA配置的SOF、JAM、BIT等格式的文件。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler II，并能直接調(diào)用這些工具。II包括模塊化的編譯器。還可以通過選擇 Compiler Tool （Tools 菜單），在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計。在圖19下排的流程框圖，是與上面的Quartus II設(shè)計流程相對照的標(biāo)準(zhǔn)的EDA開發(fā)流程。Quartus II擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過Quartus II提供的編程器下載入目標(biāo)器件中了。軟IP是用VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路組件實現(xiàn)這些功能。軟IP的弱點是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優(yōu)化。硬IP提供設(shè)計的最終階段產(chǎn)品是掩膜。各大FPGA/CPLD廠家繼續(xù)開發(fā)新的商品IP，并且開始提供“硬件”IP，即將一些功能在出廠時就固化在芯片中。設(shè)計師一旦以這些數(shù)據(jù)完成設(shè)計，自然也就必須要到這家Foundry去做工藝流片，這就使Foundry達到了擴大營業(yè)的目的。這些模塊都曾經(jīng)是具有完整功能的IC產(chǎn)品，并曾廣泛用來與其它功能器件一起，在PCB上構(gòu)成系統(tǒng)主板。目前，盡管對IP還沒有統(tǒng)一的定義，但IP的實際內(nèi)涵已有了明確的界定：首先，它必須是為了易于重用而按嵌入式應(yīng)用專門設(shè)計的。優(yōu)化的目標(biāo)通?？捎谩八淖睢眮肀磉_，即芯片的面積最小、運算速度最快、功率消耗最低、工藝容差最大。顯然，IP的每一點優(yōu)化都將產(chǎn)生千百倍甚至更大的倍增效益。于是在1996年以后，RAIPD（Reusable Applicationspecific Intellectualproperty Developers）、VSIA（Virtual Socket Interface Alliance）等組織相繼成立，協(xié)調(diào)并制訂IP重用所需的參數(shù)、文檔、檢驗方式等形式化的標(biāo)準(zhǔn)，以及IP標(biāo)準(zhǔn)接口、片內(nèi)總線等技術(shù)性的協(xié)議標(biāo)準(zhǔn)。 EDA技術(shù)的發(fā)展趨勢隨著市場需求的增長，集成工藝水平及計算機自動設(shè)計技術(shù)的不斷提高，促使單片系統(tǒng)，或稱系統(tǒng)集成芯片成為IC設(shè)計的發(fā)展方向，這一發(fā)展趨勢表現(xiàn)在以下幾個方面。同時，也使得IC生產(chǎn)線的投資更為巨大。● 高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。雖然用戶用高級語言編寫的模塊尚不能自動轉(zhuǎn)化成HDL描述，但作為一種針對特定應(yīng)用領(lǐng)域的開發(fā)工具，軟件供應(yīng)商已經(jīng)為常用的功能模塊提供了豐富的宏單元庫支持，可以方便地構(gòu)建應(yīng)用系統(tǒng)，并通過仿真加以優(yōu)化，最后自動產(chǎn)生HDL代碼，進入下一階段的ASIC實現(xiàn)。由于一些ASIC制造商提供具有可編程邏輯的標(biāo)準(zhǔn)單元，可編程器件制造商重新對標(biāo)準(zhǔn)邏輯單元發(fā)生興趣，而有些公司采取兩頭并進的方法，從而使市場開始發(fā)生變化，在FPGA和ASIC之間正在誕生一種“雜交”產(chǎn)品，以滿足成本和上市速度的要求。當(dāng)然現(xiàn)今也在進行將ASIC嵌入可編程邏輯單元的工作。當(dāng)然，也有PLD廠商，不把CPU的硬核直接嵌入在FPGA中，使用了軟IP核，并稱之為SOPC（可編程片上系統(tǒng)），也可以完成復(fù)雜電子系統(tǒng)的設(shè)計，只是代。PLD廠商與ASIC制造商結(jié)盟，為SOC設(shè)計提供嵌入式FPGA模塊，使未來的ASIC供應(yīng)商有機會更快地進入市場，利用嵌入式內(nèi)核獲得更長的市場生命期。盡管將標(biāo)準(zhǔn)單元核與可編程器件集成在一起并不意味著使ASIC更加便宜，或使FPGA更加省電。這是因為雖然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強大、耗電省，但設(shè)計復(fù)雜，并且有批量生產(chǎn)要求；可編程邏輯器件開發(fā)費用低廉，能在現(xiàn)場進行編程，但卻體積大、功能有限，而且功耗較大。但現(xiàn)有的HDL語言只是提供行為級，或功能級的描述，尚無法完成對復(fù)雜的系統(tǒng)級的抽象描述?！?市場對電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高的要求?！?由于工藝線寬的不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡單地被忽略。例如，不同嵌入式處理器協(xié)議的統(tǒng)一、不同IP片內(nèi)結(jié)構(gòu)的統(tǒng)一等問題。再次，就是要符合IP標(biāo)準(zhǔn)。這樣的優(yōu)化目標(biāo)是普通的自動化設(shè)計過程難以達到的，但是對于IP卻又必須達到。比較典型的例子是嵌入式RAM，由于嵌入后已經(jīng)不存在引線壓點（PAD）的限制，所以在分立電路中不得不采取的措施，諸如數(shù)據(jù)線輸入輸出復(fù)用、地址數(shù)據(jù)線分時復(fù)用、數(shù)據(jù)串并轉(zhuǎn)換以及行列等分譯碼等，在嵌入式RAM中將被去除，不僅節(jié)省了芯片面積，而且大幅提高了讀寫速度。從設(shè)計來源上說，單純靠Foundry設(shè)計IP模塊已遠不能滿足系統(tǒng)設(shè)計師的要求。今天的IP已遠遠超出了這個水平，IP已經(jīng)成為IC設(shè)計的一項獨立技術(shù)，成為實現(xiàn)SOC設(shè)計的技術(shù)支撐以及ASIC設(shè)計方法學(xué)中的學(xué)科分支。IC生產(chǎn)廠（Foundry）為擴大業(yè)務(wù)，提供精心設(shè)計并經(jīng)過工藝驗證的標(biāo)準(zhǔn)單元，以吸引IC設(shè)計公司（往往是Fabless，無生產(chǎn)線IC公司）成為他的客戶，同時向客戶免費提供相關(guān)的數(shù)據(jù)資料。不同的客戶可以根據(jù)自己的需要訂購不同的IP產(chǎn)品。它有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。軟IP的設(shè)計周期短，設(shè)計投入少。美國著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計好的電路功能模塊。在進行編譯后，可對設(shè)計進行時序仿真。Quartus II允許來自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（組件）進行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計的問題。例如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計中被大量使用，也可在Quartus Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。Quartus II設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。軟件部分一般都由可編程邏輯器件的廠商提供的專門針對器件下載或編程軟件來完成?！?適配技術(shù)報告文件。例如Lattice公司在其ispLEVEL開發(fā)系統(tǒng)嵌有自己的適配器，但同時提供性能良好、使用方便的專用適配器：ispEXPERT Compiler；而Altera公司的EDA集成開發(fā)環(huán)境MAX+plus II、Quartus II中都含有嵌入的適配器（Fitter）；Xilinx的Foundation和ISE中也同樣含有自己的適配器。常用的HDL仿真器除上面提及的ModelSim與VerilogXL外、還有Aldec的Active HDL、Synopsys的VCS，Cadence的NCSim等。（3）RTL級仿真。它也屬于編譯型仿真器，仿真執(zhí)行速度較快。按仿真器對設(shè)計語言不同的處理方式分類，可分為編譯型仿真器和解釋型仿真器。在此主要介紹HDL仿真器。由于綜合器只完成EDA設(shè)計流程中的一個獨立設(shè)計步驟，所以它往往被其它EDA環(huán)境調(diào)用，以完成全部流程。Leonardo Spectrum作為Mentor的FPGA Adantage中的組成部分，與FPGA Adantage的設(shè)計輸入管理工具和仿真工具有很好的結(jié)合。FPGA Compiler中帶有一個原理圖生成瀏覽器，可以把綜合出的網(wǎng)表用原理圖的方式畫出來，便于驗證設(shè)計，還附有強大的延時分析器，可以對關(guān)鍵路徑進行單獨分析?！?Mentor子公司Exemplar Logic的LeonardoSpectrum綜合器和Precision RTL Synthesis綜合器。由于HDL綜合器是目標(biāo)器件硬件結(jié)構(gòu)細節(jié)、數(shù)字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機軟件的復(fù)雜結(jié)合體，而且HDL可綜合子集標(biāo)準(zhǔn)化過程緩慢，所以相比于形式多樣的設(shè)計輸入工具，成熟的HDL綜合器并不多。尤其是HDL Designer Series中的各種輸入編輯器，可以接受諸如原理圖、狀態(tài)圖、表格圖等輸入形式，并將它們轉(zhuǎn)成HDL（VHDL/Verilog）文本表達方式，很好地解決了通用性（HDL輸入的優(yōu)點）與易用性（圖形法的優(yōu)點）之間的矛盾。當(dāng)然EDA工具中提供的HDL編輯器會更好用些，如Aldec的Active HDL中的HDL編輯器、Altium的DXP 2004中的HDL編輯器。這一類的工具一般都設(shè)計成通用型的原理圖輸入工具。在各可編程邏輯器件廠商提供的EDA開發(fā)工具中，一般都含有這類輸入編輯器，如Xilinx的ISE、Altera的MAX+plus II和Quartus II等。當(dāng)然這種分類不是絕對的，還有些輔助的EDA工具沒有在上面的分類中，如物理綜合器，例如Synplicity的Amplify和Mentor的Precision Physical Synthesis、HDL代碼分析調(diào)試器，例如Debussy、形式驗證（Formal Verification）工具。由于EDA的整個流程涉及不同技術(shù)環(huán)節(jié)，每一環(huán)節(jié)中必須有對應(yīng)的軟件包或?qū)Ｓ肊DA工具獨立處理，包括對電路模型的功能模擬、對VHDL行為描述的邏輯綜合等。送IC生產(chǎn)線進行制版，光罩和流片，進行試驗性生產(chǎn)。在手工版圖設(shè)計中，這是非常重要的一步?？墒止せ蜃詣舆M行版圖規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing）。（4）綜合后仿真（Simulate after Synthesis）。驗證各個功能塊的行為模型，確定系統(tǒng)的關(guān)鍵時序。分析并確定整個系統(tǒng)的功能，要求達到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計周期和設(shè)計費用。此外，也不可能用可編程ASIC去取代通用產(chǎn)品，如CPU、單片機、存儲器等的應(yīng)用。這樣，用戶就可以借助EDA軟件和編程器在實驗室或車間中自行進行設(shè)計、編程或電路更新。另外還有設(shè)計周期長、基礎(chǔ)投入大、更新?lián)Q代難等方面的缺陷。標(biāo)準(zhǔn)單元法存在的問題是，當(dāng)工藝更新之后，標(biāo)準(zhǔn)單元庫要隨之更新，這是一項十分繁重的工作。（5）標(biāo)準(zhǔn)單元設(shè)計模式