【正文】 Download 首先在 Design Entry 作原理圖輸入，原理圖完成后可由 Prosim 作功能仿真并通過Prowave 顯示仿真波形，亦可在原理圖完成后直接進入 XACTstep，將原理圖轉(zhuǎn)換成為XILINX FPGA 的網(wǎng)表格式，進行邏輯優(yōu)化、布局、布線。 24 / 158ALTERA 的 PLD 系列產(chǎn)品ALTERA 公司提供 7 個系列的通用 PLD 產(chǎn)品：FLEX 10K、FLEX8000、MAX9000 、MAX7000、FLASHLogic、MAX5000 和 Classic 器件，如表所示，靈活邏輯單元陣列（Flexible Logic Element Matrix，F(xiàn)LEX）結(jié)構(gòu)，使用查找表實現(xiàn)邏輯功能。MAX5000 系列MAX5000 系列是 ALTERA 第一代 MAX 器件，它廣泛應(yīng)用于需要高級組合邏輯，其成本又較便宜的場合，這類器件的集成度為 300～3800 可用門，有 20～100 個引腳，由于該產(chǎn)品已經(jīng)很成熟，加之 ALTERA 公司對其不斷改進和采用更先進的工藝，使得MAX5000 器件每個宏單元的價格可與大批量生產(chǎn)的 ASIC 和門陣列相近，基于 EPROM的 MAX5000 系列也是編程信息不易失的。MAX7000E 器件是 MAX 7000 系列中密度更高，性能更強的成員， MAX7000S 不僅提供 MAX7000E 的增強性能，它還可以提供 JTAG BST、ISP 支持和片內(nèi)時鐘放大鎖相環(huán) 25 / 158電路。它的密度從 1600～3200，可用門有80～160 個宏單元，有 62～120 個用戶 I/O 引腳。其它結(jié)構(gòu)特性如多個偏差時鐘，時鐘鎖定、時鐘放大鎖相環(huán)電路和內(nèi)部三態(tài)總線，可以滿足系統(tǒng)級集成要求的性能和效率，這些特性使它可用于那些傳統(tǒng)上使用門陣列的領(lǐng)域。而且，該設(shè)計環(huán)境還應(yīng)當(dāng)允許設(shè)計者自由選擇他們使用的設(shè)計輸入方法和工具。□結(jié)構(gòu)無關(guān) MAX＋PLUSⅡ Compiler（編譯程序）是 MAX＋PLUSⅡ系統(tǒng)的核心，它支持 Altera 的 Classic、MAX5000 、MAX7000 、MAX 9000、FLASHlogic、FLEX 8000 和FLEX 10K 可編程邏輯器件系列，提供工業(yè)界唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境?！跄K組合式工具軟件 設(shè)計者可從各種設(shè)計輸入、設(shè)計處理和設(shè)計校驗選項（全部在 節(jié)中描述）中進行選擇從而使設(shè)計環(huán)境用戶化?！蹰_放的界面 Altera 的工作與 CAE 廠家聯(lián)系緊密，MAX ＋PLUS Ⅱ可與其它工業(yè)標(biāo)準(zhǔn)設(shè)計輸入、綜合與校驗工具鏈接。 27 / 158使用 MAX＋PLUSⅡ軟件進行設(shè)計的過程包括四個階段：設(shè)計輸入、設(shè)計處理、設(shè)計校驗和器件編程。如果一個設(shè)計（在MAX＋ PLUSⅡ中叫做“Project ”）中包括二級或多級層次結(jié)構(gòu)，設(shè)計者可以從一個設(shè)計文件直接到達(dá)層次結(jié)構(gòu)內(nèi)所有的其它設(shè)計文件，無論這些文件是基于圖形、文本或波形的。還可通過總線連接多個圖元（Primitive）建立起符合陣列，從而使設(shè)計更加緊湊。這些 HDL 中的每一種都能實現(xiàn)狀態(tài)機、其值表、條件邏輯和布爾方程，也支持加、減、相符和比較復(fù)雜的設(shè)計了。Compiler 的先進的波形綜合算法根據(jù)用戶定義的輸入波形及輸入波形（經(jīng)過寄存器的、組合的狀態(tài)機邏輯的）自動生成邏輯關(guān)系。設(shè)計方案中使用的表示每種器件的圖形很容易進行邏輯布局。任何節(jié)點或引腳都可以被拉到新的位置。 Altera 為 74 系列的 100 多種器件及定制宏功能提供 LMF（庫映射文件） ，這些宏功能適合于 Cadence、Mentor Graphics、Minc、OrCAD 和 Viewlogic 等公司的工具生成的文件。MAX＋PLUS Ⅱ Compiler 從 EDIF 網(wǎng)表文件讀取 LPM 模塊，自動進行優(yōu)化，產(chǎn)生具有特定結(jié)構(gòu)的宏功能。MAX ＋ PLUSⅡ在一個設(shè)計方案中支持多級層次。、自動錯誤定位MAX＋PLUSⅡ的 Message Processor 與 MAX＋PLUSⅡ的所有應(yīng)用程序通信，報告錯誤、信息，對于連線或句法等問題給出警告消息。還要去除設(shè)計方案沒用的邏輯。綜合選擇可以是面向特定器件系列專門設(shè)置的，以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢。Fitter 生成報告文件（Report File ） （.rpf） ，該文件展示設(shè)計的具體實現(xiàn)以及器件中沒使用的資料。、設(shè)計規(guī)則檢查MAX＋PLUSⅡCompiler（編譯程序）包括有 Design Doctor（設(shè)計規(guī)則檢查程序） 。指明規(guī)則違反的情況，以幫助設(shè)計者決定在設(shè)計中需要編輯哪些部分。劃分工作可以全部自動進行，可以部分由用戶控制，也可以全部由用戶控制進行。以下接口可供使用：EDIF 接口 建立 EDIF200 和 290 網(wǎng)表。MAX ＋PLUS Ⅱ編程器使用這些文件和標(biāo)準(zhǔn)的 Altera 硬件對所要求的器件進行編程。Altera 和各種 CAE 賣主均可提供設(shè)計校驗軟件。仿真結(jié)果可以在波形編輯器或文本編輯器中看到，也可以作為波形文件或文本文件打印出來。（1）功能仿真MAX＋PLUSⅡSimulator（仿真器）支持功能仿真，可在對設(shè)計方案進行綜合之前，測試其邏輯操作，使設(shè)計者能迅速知道邏輯上的錯誤并改正之。（3）多器件仿真MAX＋PLUSⅡ可以把來自多個 Altera 器件的定時和/或功能信息組合起來，這樣，設(shè)計者可以仿真幾個器件在一起的工作。此外，Message Processor（信息處理器）可以找出Timing Analyzer 在設(shè)計文件中已證實的關(guān)鍵路徑，并在適當(dāng)?shù)脑O(shè)計編輯器中顯示之。MPU 要進行連通性檢查，以確保編程適配器與器件之間有良好的電接觸。BitBlaster 串行卸裝電纜連接一個標(biāo)準(zhǔn)的 RS－232 端口，它向系統(tǒng)板上的 FLEX8000 器件提供配置數(shù)據(jù)。圖 聯(lián)機求助聯(lián)機求助可以訪問 MAX＋PLUSⅡ上的所有信息。鍵入 shift+F1 將鼠標(biāo)指針變?yōu)橐粋€問號，可以圖元、宏功能、AHDL 關(guān)鍵字等屏幕的任何項目上掀動鼠標(biāo)以獲得有關(guān)該項目上下文意義的幫助。VHDL 誕生于 1981 年，新語言的目標(biāo)有兩方面：首先是設(shè)計者企圖用這種語言描述復(fù)雜的電路系統(tǒng)；其次他們希望這種語言成為一種標(biāo)準(zhǔn)，使之在 VHSIC 計劃中各種成員能按標(biāo)準(zhǔn)的格式向其他成員提供設(shè)計。在分層設(shè)計中，頂層設(shè)計中有頂層實體，底層設(shè)計中有底層實體，底層實體包含于頂層實體之中。 t:I。 下面的例子給出一個二選一的數(shù)據(jù)選擇器的實體描述： ENTITY mux2 IS PORT(i0:IN std_logic。 34 / 158二、VHDL 的基本術(shù)語： 在 VHDL 中，有的術(shù)語幾乎要用于 VHDL 的每一種描述，因此在進一步介紹 VHDL 語言以前必須對這些基本術(shù)語作一清楚描述。、PC 系統(tǒng)配置□基于 486 或 Pentium（奔騰）的 PC－AT 或兼容機□16 兆字節(jié) RAM□ 或更高的版本□Microsoft 33 / 158□與 Micosoft Windows 兼容的圖形卡與監(jiān)視器□ 兆字節(jié) 3 英寸軟盤驅(qū)動器或 CD－ROM 驅(qū)動器12□適用于 Microsoft Windows 人 的二鍵或三鍵鼠標(biāo)器□適用于邏輯編程卡的全長 8 位 ISA 插槽□并行口、Sun 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 Sun SPARC 工作站□32 兆字節(jié) RAM□Sun （或 Solaris ）或更高版本□Sun Open Windows （或 Solaris ）或更高版本□ISO9660 兼容的 CD－ROM 驅(qū)動器、HP 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 HP Series700 工作站□32 兆字節(jié) RAM□HP－UX 或更高版本□HpVUE□ISO9660 兼容的 CD－ROM 驅(qū)動器、DEC Alpha AXP 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 DEC Alpha APX 工作站□32 兆字節(jié) RAM□OSF/1 或更高版本□Motif 或更高版本□ISO 9660 兼容的 CD－ROM 驅(qū)動器167。聯(lián)機求助只能用擊鍵或撳動鼠標(biāo)來工作。對器件進行編程和校驗的全部硬件和軟件均可從 Altera 公司獲得。 32 / 158Altera 還提供 FLEX 卸裝電纜和 FLEX8000 編程用的 BitBlaster。它可以用來對器件編程、校驗、試驗、檢查是否空白以及進行功能測試。、定時分析MAX＋PLUSⅡ的 Timing Analyzer（定時分析程序）可以計算到點的器件延時矩陣，確定器件引腳上的建立時間與保持時間要求，還計劃最高的時鐘頻率。（2）定時仿真在定時仿真里，MAX＋PLUSⅡ的仿真器在設(shè)計方案被綜合和優(yōu)化之后，對其進行測試。如果建立或保持時間、最小脈寬或振蕩周期不合要求，Message Processor（信息處理器）就報告出現(xiàn)的問題。仿真器使用編譯期間生成的二進制仿真網(wǎng)表進行功能、定時的仿真，或?qū)M合連接的多個器件作為一個設(shè)計進行仿真。此外，MAX＋PLUSⅡ可以產(chǎn)生 Intel 格式的十六進制（.hex） 、Tabular 文本文件（.ttf）和配置 FLEX8000 器件使用的串行 Bit 流文件（.sbf） 。VHDL 接口 建立與 VHDL 仿真器一起使用的 VHDL 網(wǎng)表。、工業(yè)標(biāo)準(zhǔn)輸出格式MAX＋PLUSⅡCompiler（編譯程序）可以建立多種仿真環(huán)境里使用的網(wǎng)表。劃分時力圖使所需器件數(shù)目盡可能少，同時要使用于器件之間通信引腳數(shù)目最少。用戶可以從預(yù)先定義的三組設(shè)計規(guī)則中選擇一種，這種規(guī)則對設(shè)計的檢查一個比一個徹底，用戶也可以建立自己的一組規(guī)則。設(shè)計者可以為選定的邏輯功能指定定時要求，也可以把設(shè)計作為一個整體來指定定時要求。Compiler 的 Fitter（試配）模塊應(yīng)用試探法把經(jīng)過綜合的設(shè)計最恰當(dāng)?shù)赜靡粋€或多個器件實現(xiàn)。Altera 提供三種“現(xiàn)成的”綜合方 30 / 158式，可以為多種邏輯綜合選擇指定位置。見圖 圖 、邏輯綜合與試配MAX＋PLUSⅡCompiler 的 Logic Synthesizer（邏輯綜合）模塊對設(shè)計方案進行邏輯綜合并讓你看到設(shè)計實現(xiàn)的真正結(jié)果（WYSIWYG：whatyuoseewhatyouger） 。MAX＋ PLUSⅡ?qū)哟物@示程序可以顯示方案的層次結(jié)構(gòu)，允許設(shè)計者穿越層次，自動打開適合于每個設(shè)計文件的編輯程序。 29 / 158MAX＋PLUSⅡ也能讀取 OrCAD 的原理圖文件（.sch ）和 Xilinx 的網(wǎng)表格式文件（.xnf） ,以便面向 Altera 器件，對設(shè)計進行編譯和集成。MAX＋PLUSⅡ也支持使用參數(shù)化模塊庫（ LPM，Library of parameteride modules）的設(shè)計輸入。、工業(yè)標(biāo)準(zhǔn)的 CAE 設(shè)計輸入MAX＋PLUSⅡ Compiler（編譯程序）可以與產(chǎn)生 EDIF200 和 290 網(wǎng)表文件的其它CAE 工具接口。設(shè)計者可在設(shè)計編譯之前分配和邏輯單元，編譯后再察看與修改結(jié)果。波形編輯功能允許設(shè)計者對波形進行拷貝、剪切、粘貼、重復(fù)與伸展，從而可用內(nèi)部節(jié)點，觸發(fā)器和狀態(tài)機建立設(shè)計文件；把波形組合成組，顯示出二進制、八進制、十進制或十六進制值；通過把一組波形重迭到另一組波形上，對兩組仿真結(jié)果進行比較。波形編輯程序還有邏輯分析儀的功能， 28 / 158設(shè)計者可以查看仿真結(jié)果。圖 、硬件描述語言輸入MAX＋PLUSⅡ軟件包含一個 Text Editor（文本編輯程序） ，適用于輸入和編輯用VHDL、 Verilog HDL 或 AHDL（Altera 硬件描述語言）編寫的 HDL（硬件描述語言）設(shè)計文件。這種“dragand drop”的圖形編輯方法可以快速移動一個或多個對象，也可以移動整個一塊區(qū)域。MAX ＋PLUSⅡ各應(yīng)用程序間高度的集成化允許信息在各應(yīng)用程序之間自由地來回流動。設(shè)計者可以使用 Altera 或標(biāo)準(zhǔn) CAE 設(shè)計輸入工具去建立邏輯設(shè)計，使用 MAX＋PLUSⅡ Compiler（編譯程序）對 Altera 器件設(shè)計進行編譯，并使用 Altera 或其它 CAE 校驗工具進行器件或板級仿真。由于 MAX＋PLUSⅡ支持各種器件系列，設(shè)計得不必學(xué)習(xí)新工具即可支持新結(jié)構(gòu)。□多平臺 MAX＋PLUSⅡ可在基于 48奔騰之 PC 的 Microsoft Windows 或Windows NT 下運行，也可以在 Sun SPARC 工作站、 HP9000 系列 700 工作站和 DEC Alpha AXP 工作站的 X windows 下運行。MAX＋PLUSⅡ設(shè)計環(huán)境提供的靈活性和高性能是無可比擬的。附錄 現(xiàn)有 EPLD 器件性能參數(shù)器件系列器件 或I/O PINPLL PCIComplianceISP ICR JTAG 嵌入SRAM斜率控制開漏極輸出FLEX10K? ? ? ? ? ? ? ? ?FLEX8000? ? ? ? ? ? 26 / 158MAX9000? ? ? ? ?MAX7000MAX7000S???? ??? ? ??? ?FLASHlogic? ? ? ? ? ? ? ?MAX5000Classic167。FLEX 8000 系列