【正文】 110010E=DE=（PC）+DE=（R）+DE=（R1）+DE=(D)E=((R1)+D)，D=0答： ① 直接尋址 ② 相對尋址 ③ 變址尋址 ④ 基址尋址 ⑤ 間接尋址 ⑥ 先基址后間接尋址7．某計(jì)算機(jī)字長為16位，主存容量為64K字，采用單字長單地址指令，共有40條指令。問： (1)指令格式如何安排? (2)主存能劃分成多少頁面?每頁多少單元? (3)能否增加其他尋址方式?答：方法一(1) 根據(jù)題意，50種操作碼至少需6位OP；尋址方式可用2位分別表示最多4種尋址方式；寄存器16個(gè)源操作數(shù)和目的操作數(shù)各用4位，因機(jī)器字長為32位，固還剩16位可表示形式地址D 31 26 25 24 23 20 19 16 15 0 OP尋址 源寄存器目的寄存器 D(2)用PC高16位形成主存256個(gè)頁面，主存能分成64K頁面，每頁64K(3) 可以增加一種尋址方式，如寄存器尋址或寄存器間接尋址。9．設(shè)某機(jī)字長為32位，CPU中有16個(gè)32位通用寄存器，設(shè)計(jì)一種能容納64種操作的指令系統(tǒng)。（略）12．將表4．7的指令系統(tǒng)改造成二地址格式的指令系統(tǒng)。 B．為了實(shí)現(xiàn)兼容，新設(shè)計(jì)的RISC，是從原來CISC系統(tǒng)的指令系統(tǒng)中挑選一部分實(shí)現(xiàn)的。 (2)操作數(shù)地址在寄存器，為(B)尋址方式。答：(1)(寄存器) (2)(寄存器間接) (3)(立即) (4)(直接)(5)(基址、變址、相對)第五章 中央處理器1．請?jiān)诶ㄌ杻?nèi)填人適當(dāng)答案。 (3)AC和PSW2．。3． 參見圖5．15的數(shù)據(jù)通路，畫出取數(shù)指令“LDA (R3)，R2”的指令周期流程圖，其含義是將(R3)為地址主存單元的內(nèi)容取至寄存器R2中，標(biāo)出各微操作控制信號序列。T1=C1C2T2=C2T3=C1SCLR脈沖時(shí)鐘源C1C2C3C5φ+5VQD 解： T3 T1 T26．假設(shè)某機(jī)器有80條指令，平均每條指令由4條微指令組成，其中有一條取指微指令是所有指令公用的。 試以指令碼(A，B，H，D，E，F(xiàn)，G)為輸入變量，寫出控制參數(shù)M，S3，S2，Sl，C的邏輯表達(dá)式。解：為了壓縮控制字段的長度，必須設(shè)法把一個(gè)微指令周期中的互斥性微命令組合在一個(gè)小組中，進(jìn)行分組譯碼。IR6CIR6C11相同。微程序可在整個(gè)控存中實(shí)現(xiàn)轉(zhuǎn)移，控制微程序轉(zhuǎn)移的條件共4個(gè)，微指令采用水平型格式，后繼微指令地址采用斷定方式。微命令字段則是（4849）=35位。就是說，此處微指令的后繼地址采用斷定方式。 (1)畫出流水處理的時(shí)空圖，假設(shè)時(shí)鐘周期為100ns。解： 如上兩圖所示，執(zhí)行相同的指令，在8個(gè)單位時(shí)間內(nèi)，流水計(jì)算機(jī)完成5條指令，而非流水計(jì)算機(jī)只完成2條，顯然，流水計(jì)算機(jī)比非流水計(jì)算機(jī)有更高的吞吐量。 (R2)+(R1)R2 (2)I1 ADD R3，R4 。 (R6)*(R7)R6解： (1)寫后讀 RAW (2)讀后寫 WAR (3)寫后寫 WAW17．參考圖5．42所示的超標(biāo)量流水線結(jié)構(gòu)模型，現(xiàn)有如下6條指令序列： 11 LAD R1，B 。 (R4)+(R5)R4 I5 1AD R6，A 。解： (1) (2) 第六章 總線系統(tǒng)1．比較單總線、雙總線、三總線結(jié)構(gòu)的性能特點(diǎn)。所以總線資源是由各大功能部件分時(shí)共享的。其結(jié)構(gòu)如圖所示。這三條總線是：內(nèi)存總線，輸入/輸出（I/O）總線和直接內(nèi)存訪問（DMA）總線，如圖所示。 2．說明總線結(jié)構(gòu)對計(jì)算機(jī)系統(tǒng)性能的影響。整個(gè)系統(tǒng)結(jié)構(gòu)清晰，連線少，底板連線可以印刷化。插件插入機(jī)器的位置往往沒有嚴(yán)格的限制。 3．用異步通信方式傳送字符“A”和“8”，數(shù)據(jù)有7位，偶校驗(yàn)1位，起始位l位，停止位1位，請分別畫出波形圖。答： 6．畫出獨(dú)立請求方式的優(yōu)先級判決邏輯電路圖。A．菊花鏈方式 B．獨(dú)立請求方式 C．電路故障 D. 計(jì)數(shù)器定時(shí)查詢方式答：B．A．C．10．采用串行接口進(jìn)行7位ASCII碼傳送，帶有一位奇校驗(yàn)位、1位起始位和1位停止位，當(dāng)波特率為9600波特時(shí)，字符傳送速率為 A．960 B．873 C．1371 D．480答：A 9600/(7+1+1+1)=960字符/秒11．系統(tǒng)總線中地址線的功能是 。13．說明存儲(chǔ)器總線周期與I／O總線周期的異同點(diǎn)。15．PCI總線的基本傳輸機(jī)制是 傳送。它即可用于 總線，也可用于 總線，適合于高成本的 計(jì)算機(jī)的系統(tǒng)。橋在PCI總線體系結(jié)構(gòu)中起著重要作用，它連接兩條總線，使彼此間相互通信。18．何謂分布式仲裁?畫出邏輯結(jié)構(gòu)示意圖進(jìn)行說明。最后，獲勝者的仲裁號保留在仲裁總線上。 A．針型打印機(jī) B．活字型打印機(jī) C．擊打式 D．非擊打式答：.3．有一漢字CRT顯示器，它可顯示3000個(gè)漢字，每字以11*16點(diǎn)陣組成，字間間隔一點(diǎn)，兩排字間隔4條掃描線，32字／排，12排／屏，一個(gè)漢字編碼占2個(gè)字節(jié)，幀頻50Hz，幀回掃和行回掃時(shí)間均占掃描時(shí)間的20%（掃描時(shí)間包括正掃和回掃），行頻可在60 ~ 70us間選擇。 (3)點(diǎn)計(jì)數(shù)器：因?yàn)槊總€(gè)字的點(diǎn)陣是11列，加上間隔1點(diǎn)，共12個(gè)點(diǎn)，故點(diǎn)計(jì)數(shù)器。RAM用來存儲(chǔ)字符的編碼，ROM用來存儲(chǔ)漢字的點(diǎn)陣信息。答：總線的一次信息傳送過程，大致可分為如下五個(gè)階段：　　請求總線，總線仲裁，尋址(目的地址)，信息傳送，狀態(tài)返回(或錯(cuò)誤報(bào)告) 20．某總線在一個(gè)總線周期中并行傳送8個(gè)字節(jié)的信息，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為70MHz，總線帶寬是多少?答：8*70=560MHz/s第七章 外圍設(shè)備1．計(jì)算機(jī)的外圍設(shè)備是指 。當(dāng)它們有總線請求時(shí)，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號與自己的號進(jìn)行比較。橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送，可使所有的存取都按CPU的需要出現(xiàn)在總線上。它即可用于 總線，也可用于 總線，適合于高成本的 計(jì)算機(jī)的系統(tǒng)。PCI允許 總線 工作。14．PCI是一個(gè)與處理器無關(guān)的 ，它采用 時(shí)序協(xié)議和 式仲裁策略，并具有 能力。12．系統(tǒng)總線中控制線的功能是 。答：8．同步通信之所以比異步通信具有較高的傳輸頻率，是因?yàn)橥酵ㄐ? 。 4．總線上掛兩個(gè)設(shè)備，每個(gè)設(shè)備能收能發(fā)，還能從電氣上和總線斷開，畫出邏輯圖，并作簡要說明。 (4)系統(tǒng)更新性能好。一是規(guī)模擴(kuò)充，二是功能擴(kuò)充。從硬件的角度看，面向總線是由總線接口代替了專門的I/O接口，由總線規(guī)范給出了傳輸線和信號的規(guī)定，并對存儲(chǔ)器、I/O設(shè)備和CPU如何掛在總線上都作了具體的規(guī)定，所以，面向總線的微型計(jì)算機(jī)設(shè)計(jì)只要按照這些規(guī)定制作CPU插件、存儲(chǔ)器插件以及I/O插件等，將它們連入總線即可工作，而不必考慮總線的詳細(xì)操作。一般來說，在三總線系統(tǒng)中，任一時(shí)刻只使用一種總線；但若使用多入口存儲(chǔ)器，內(nèi)存總線可與DMA總線同時(shí)工作，此時(shí)三總線系統(tǒng)可以比單總線系統(tǒng)運(yùn)行得更快。雙總線的優(yōu)點(diǎn)是以增加通道這一設(shè)備為代價(jià)的，通道實(shí)際上是一臺(tái)具有特殊功能的處理器，所以雙總線通常在大、中型計(jì)算機(jī)中采用。故多為小型機(jī)和微型機(jī)采用。其結(jié)構(gòu)如圖所示。 (R6)+(R7)R6 請畫出：(1)按序發(fā)射按序完成各段推進(jìn)情況圖。 (R2)(R1)R2 I3 MUL R3，R4 。 (R4)*(R5)R4 (3)I1 LAD R6，B 。解：證：設(shè)n條指令，K級流水，每次流水時(shí)間τ則用流水實(shí)現(xiàn) Tp = Kτ+(n1) τ 非流水實(shí)現(xiàn) Ts = Kτnn∞時(shí)， n=1時(shí)， ， 則可見n1時(shí)TsTp，故流水線有更高吞吐量16．判斷以下三組指令中各存在哪種類型的數(shù)據(jù)相關(guān)? (1)I1 LAD R1，A 。 (3)求流水線的加速比。今假設(shè)完成各步 操作的時(shí)間依次為100ns，100ns，80ns，50ns。其中微地址寄存器對應(yīng)下地址字，P字段即為判別測試字段，控制字段即為微命令字段，后兩部分組成微指令寄存器。答：(1)假設(shè)判別測試字段中每一位作為一個(gè)判別標(biāo)志，那么由于有4個(gè)轉(zhuǎn)移條件，故該字段為4位。與此同時(shí)，除C，D外，其余7個(gè)寄存器都雙向接到單總線上。 (1)請將各邏輯部件組成一個(gè)數(shù)據(jù)通路，并標(biāo)明數(shù)據(jù)流動(dòng)方向。IR5說明上述邏輯表達(dá)式的含義，畫出微地址轉(zhuǎn)移邏輯圖。IR5因此可用以下兩種形式安排控制字段格式。微指令 a b c d e f g h i j I1 I2 I3 I4 I5 I6 I7 I8√√√√√　√√ √√√√ √√√ √√ √ √ √ √√√√ √ 　　a—j分別對應(yīng)10種不同性質(zhì)的微命令信號。解：80條指令，平均每條指令由4條微指令組成，其中有一條公用微指令，所以總微指令條數(shù)為80*(41)+1=241條微指令，每條微指令32位，所以控存容量大約為241*32位7．某ALU器件是用模式控制碼M S3 S2 S1 C來控制執(zhí)行不同的算術(shù)運(yùn)算和邏輯操作。 圖1 STA Rl，(R2) 圖2 LDA (R3)，R0DRo，G，IRiR/W=RPco，G，ARiDR IRM DRPC ARPco，G，ARiDR R0M DRR3 ARM DRR/W=RPC ARDR IRDRo，G，IRiR3o，G，ARiR2o，G，ARiR2 ARR/W=RR1o，G，DRiR1 DRDRo，G，R0iR/W=WDR M4．假設(shè)主脈沖源頻率為10MHz，要求產(chǎn)生5個(gè)等間隔的節(jié)拍脈沖，試畫出時(shí)序產(chǎn)生器的邏輯圖。標(biāo)出各微操作信號序列。答：(1)IR。 (4)操作數(shù)地址(主存)在指令中，為(D)尋址方式。 D．RISC沒有乘、除法指令和浮點(diǎn)運(yùn)算指令?，F(xiàn)要將R2的內(nèi)容清除，該如何實(shí)現(xiàn)? （略）14．從以下有關(guān)RISC的描述中，選擇正確答案。10．設(shè)計(jì)一個(gè)串聯(lián)堆棧的邏輯電路。由于CPU中給定的寄存器中尚可使用PC，故可增加相對尋址方式，其有效地址E = PC+D，如不用相對尋址，還可使用間接尋址，此時(shí)有效地址E = （D）。答：根據(jù)題意，40種指令至少需6位OP；四種尋址方式至少需用2位表示；主存為640K，則地址需要20位，而機(jī)器字長為16位，所以只能用分段方式來實(shí)現(xiàn)，設(shè)段寄存器為16位，作為段內(nèi)地址的位移量可以在指令指定的寄存器中，可設(shè)計(jì)如下格式： 15 10 9 8 7 0OPX(2)D(8) X = 00 直接尋址方式 E = D X = 01 立即尋址方式 X = 10 變址尋址方式 E = （R）+D X = 11 相對尋址方式 E = （PC）+D8．某機(jī)字長為32位，主存容量為1M，單字長指令，有50種操作碼，采用頁面尋址、立即、直接等尋址方式。(2) 根據(jù)尋址方式的不同，指令可以是RR型、RS型、也可以是SS型；(3) 因?yàn)镺P為4位，所以可以有最多功能16條指令。(3) RS型指令，一個(gè)操作數(shù)在通用寄存器（共16個(gè)），另一個(gè)操作數(shù)在主存中。(4) 這種指令結(jié)構(gòu)常用于RR之間的數(shù)據(jù)傳送及算術(shù)邏輯運(yùn)算類指令。3．指令格式結(jié)構(gòu)如下所示，試分析指令格式及尋址方式特點(diǎn)。第四章 指令系統(tǒng)1．ASCII碼是7位，如果設(shè)計(jì)主存單元字長為32位，指令字長為12位，是否合理？為什么？答：.不合理。16．從下列有關(guān)存儲(chǔ)器的描述中，選擇出正確的答案： A．在虛擬存儲(chǔ)器中，外存和主存以相同的方式工作，因此允許程序員用比主存空間大得多的外存空間編程。 B．訪問存儲(chǔ)器的請求是由CPU發(fā)出的。解：設(shè)取指周期為T，總線傳送周期為τ，指令執(zhí)行時(shí)間為t0 (1)t = (T+5τ+6t0)*80 = 80T+400τ+480 t0 (2) t = (T+7τ+8t0)*60 = 60T+420τ+480 t0 故不相等。在具有虛存的系統(tǒng)中，則該程序可正常運(yùn)行，因?yàn)橛辛颂摯婕夹g(shù)，在運(yùn)行程序時(shí)，系統(tǒng)不是將要運(yùn)行程序及其要處理的數(shù)據(jù)整體調(diào)入主存，而是采用頁式、段式或段頁式，將要運(yùn)行的程序逐頁、逐段、或逐段逐頁地從外存調(diào)入主存，這樣即使程序大于實(shí)際的主存容量，也可以正常運(yùn)行。存儲(chǔ)周期T＝lOOns，數(shù)據(jù)總線寬度為64位，總線傳送周期，τ=50ns。假設(shè)RAM芯片有CS和WE信號控制端。其存儲(chǔ)器結(jié)構(gòu)如圖所示。SRAM芯片有兩個(gè)控制端：當(dāng)C