【正文】 值。把從運(yùn)放輸入到輸出的差模增益除以差模輸入為0時電源紋波到輸出的增益定義為運(yùn)算放大器的電源抑制比，式中的Vdd=0，Vin=0指電壓源和輸入電壓的交流小信號為0，而不是指它們的直流電平。 運(yùn)放轉(zhuǎn)換速率和建立時間分析 轉(zhuǎn)換速率是指輸出電壓變化的極限，它由所能提供的對電容充放電的最大電流決定一般來說，擺率不受輸出級限制，而是由第一集的源/漏電流容量決定。在圖中波形的上升或下降期間，由波形的斜率可以確定擺率。注意，同相反相端加入相同的小信號電壓Vcm。 小結(jié)本章主要介紹了仿真的概念。第5章 算放大器版圖設(shè)計 Cadence使用說明（1）在命令行中鍵入以下命令icfbamp。； （2） File菜單在File菜單下，主要的菜單項有New、Open、Exit等。Library項打開New Library窗口。如果在庫中要創(chuàng)立掩膜版或其它的物理數(shù)據(jù)（即要建立除了schematic外的一些view），則須選擇Compile a new techfile (建立新的techfile)或Attach to an existing techfile（使用原有的techfile）。建立新cell 點擊OK就進(jìn)入virtuoso editing窗口，如下圖 Cadence 編譯環(huán)境修改最小引動距離，與工藝有關(guān)方便后期制作。擴(kuò)散區(qū)、金屬層、多晶硅以及阱層都屬于此類。絕緣層用于隔離，并且允許上下層通過切口或“接觸”孔進(jìn)行連接，像金屬通孔或者接觸孔就是這類的例子。以上四種類型的層結(jié)合起來使用，就可以創(chuàng)建晶體管器件、電阻、電容以及互連。所以我在這里使用了四方交叉的方式來畫著兩個管子。四方交叉看起來就像是一個四方盒子。最后介紹了CMOS運(yùn)放的最終版圖。而CMOS集成運(yùn)算放大電路即為采用CMOS工藝制造而成的集成運(yùn)放。輸入級的好壞直接影響集成運(yùn)放的大多數(shù)性能參數(shù)。在繪制版圖時，首先，需要對電路無論是電氣方面還是在物理方面都有一個全面的了解。這樣才能使我們再版圖的繪制中減少重復(fù)性的工作。最后根據(jù)參數(shù)尺寸等完成了放大器的版圖設(shè)計以及版圖的DRC、LVS驗證。另外，在校圖書館查找資料的時候，圖書館的老師也給我提供了很多方面的支持與幫助。由于我的學(xué)術(shù)水平有限，所寫論文難免有不足之處，懇請各位老師和學(xué)友批評和指正！。本文引用了數(shù)位學(xué)者的研究文獻(xiàn)，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。尤其要強(qiáng)烈感謝我的論文指導(dǎo)老師—XXX老師，在每次設(shè)計遇到問題時老師不辭辛苦的講解才使得我的設(shè)計順利的進(jìn)行。本文依據(jù)基本CMOS集成運(yùn)算放大電路的設(shè)計指標(biāo)及電路特點，繪制了基本電路圖，用Spectre進(jìn)行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標(biāo)所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到版圖設(shè)計的優(yōu)化路徑。第二，需要對電路的制造過程非常熟悉——即對在工藝中如何制造每一個部件及如何用它們了如指掌。中間級是整個放大電路的主放大器，其作用是使集成運(yùn)放具有較強(qiáng)的放大能力，多采用共射或共源放大電路，一般以恒流源作為負(fù)載。輸入級又稱為前置級，它往往是一個雙端輸入的高性能差分放大電路。第6章 總 結(jié)集成電路是一種將“路”和“管”緊密結(jié)合的器件，它以半導(dǎo)體單晶硅為芯片，采用專門的制造工藝，把晶體管，場效應(yīng)管，二極管，電阻和電容等元件及他們之間的連線所組成的完整電路制作在一起，使之具有特定的功能。共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。我們將每個管子一分為二，然后把他們按通過一共心點的對角線方向布置。差動放大器要求很好的對稱性和匹配性。例如，PMOS晶體管和NMOS晶體管的擴(kuò)散區(qū)或有源區(qū)是同時被確定的。無論是在垂直方向還是再水平方向上都需要進(jìn)行隔離，以此來避免個別電氣節(jié)點之間產(chǎn)生“短路”現(xiàn)象。 版圖設(shè)計在畫版圖之前，我們先回顧下版圖的分層與連接。當(dāng)然在Tool工具中還有很多別的工具，常用的象Composer—symbol、virtuoso—layout等，分別建立的是symbol、layout的視圖。Library部分有Name和Directory兩項，分別輸入要建立的Library的名稱和路徑。Cell可以是一個簡單的單元，像一個與非門，也可以是比較復(fù)雜的單元。表示后天工作。主要包括直流仿真、交流仿真和瞬態(tài)仿真。在100KHz以下CMRR是相當(dāng)大的。 測量轉(zhuǎn)換速率和建立時間的原理圖 測量擺率和建立時間的電路圖 擺率與建立時間 CMRR的頻率響應(yīng)測量差動放大器的一個重要特性就是其對共模擾動影響的抑制能力，實際上運(yùn)算放大器即不能是完全對稱的，電流源的輸出阻抗也不可能是無窮大，因此共模輸入的變化會引起電壓的變化，Vout，Vin,cm是指共模輸出端和共模輸入端的交流小信號，而不是它們的直流偏置電壓。為了測量轉(zhuǎn)換速率和建立時間，將運(yùn)算放大器輸出端與反相輸入端相連，輸出端接10pF電容，同相輸入端加高、低電平分別為+—，周期為10us無時間延遲的方波脈沖。沒有考慮制造時MOS管的失陪情況，因此仿真得到的PSRR都要比實際測量時好，因此在設(shè)計時要留有余量。增益66dB，增益指標(biāo)未達(dá)到，單位增益帶寬僅有4GB左右。若采用高增益結(jié)構(gòu)，傳輸曲線的線性部分與放大器輸出電壓擺幅一致，通過RL的電流會對輸出電壓擺幅產(chǎn)生很大的影響。瞬態(tài)仿真則是反映出電路工作的現(xiàn)象，只有瞬態(tài)仿真通過，才能說明電路具備了相應(yīng)的能力。 小結(jié)本章介紹了CMOS運(yùn)放的基本原理并對各個部分進(jìn)行了簡單分析。相位補(bǔ)償電路由Cc構(gòu)成，Cc作為密勒補(bǔ)償電容。恒流源作放大器的負(fù)載時增益很高，輸出的動態(tài)范圍大。因此Av的增加受到Rc取值的限制。 兩級運(yùn)算放大器原理簡單分析 兩級CMOS運(yùn)算放大器的電路圖，M5, M8組成電流鏡，流過M1的電流與流過M2電流，同時M3，M4組成電流鏡結(jié)構(gòu)，如果M3和M4管對稱，那么相同的結(jié)構(gòu)使得在x，y兩點的電壓在Vin的共模輸入范圍內(nèi)不隨著Vin的變化而變化，為第二極放大器提供了恒定的電壓和電流。因為多一層管子就要至少多增加一個管子的過驅(qū)動電壓。多就足夠大了。如果該運(yùn)放需要驅(qū)動低阻負(fù)載，則在第二級后面再接一個緩沖級，以降低輸出阻抗并增大輸出信號擺幅，偏置電路是給晶體管建立適當(dāng)?shù)撵o態(tài)工作點。差分跨導(dǎo)級構(gòu)成了運(yùn)放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。在進(jìn)行上述加工步驟過程中我們通過光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進(jìn)行。為便于檢查工藝質(zhì)量，版圖上要安排大量的測試圖形，此外，在MOS運(yùn)放的設(shè)計中，對電路中對稱部分，如輸入差分放大器，在版圖上盡量對稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。要盡量減小布線長度，特別是減小細(xì)連線的長度。對于硅柵MOS集成電路，由于已經(jīng)有了兩層（有時也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標(biāo)。例如，對于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。版圖設(shè)計的一般要求如下：布局要合理。這些都違反了設(shè)計規(guī)則，在電路制作中將產(chǎn)生問題。而生產(chǎn)過程中的物理化學(xué)反應(yīng)和機(jī)器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。（a）所示，這是一個PMOS管版圖，它包含N阱、柵、P+有源區(qū)、P+襯底偏置和接觸孔5層，由大小不等的長方形和正方形組合而成。（6）引線孔 a. 淀積場SiO2層；b. 6掩膜版確定引線孔區(qū)。 CMOS制造工藝的基本流程以P阱硅柵CMOS制造工藝的基本流程為例 P阱硅柵CMOS制造工藝的基本流程（1）定義P阱a. 在N型硅襯底表面生長SiO2層；b. 1掩膜版：確定P阱區(qū)；c. P阱：硼離子注入；d. 阱區(qū)推進(jìn)約4~6um阱深。 沉積與刻蝕器件的制造需要各種材料的沉積。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚SiO2層，使后面的工序