廣西科技大學(xué)eda課程設(shè)計基于vhdl數(shù)字電壓表設(shè)計(文件)
【正文】 datain(3 DOWNTO 0)=0001 ELSE 0000000000111001 WHEN datain(3 DOWNTO 0)=0010 ELSE 0000000001011001 WHEN datain(3 DOWNTO 0)=0011 ELSE 0000000001111000 WHEN datain(3 DOWNTO 0)=0100 ELSE 0000000010011000 WHEN datain(3 DOWNTO 0)=0101 ELSE 0000000100011000 WHEN datain(3 DOWNTO 0)=0110 ELSE 0000000100110111 WHEN datain(3 DOWNTO 0)=0111 ELSE 0000000101010111 WHEN datain(3 DOWNTO 0)=1000 ELSE 0000000101110110 WHEN datain(3 DOWNTO 0)=1001 ELSE 0000000110010110 WHEN datain(3 DOWNTO 0)=1010 ELSE 0000001000010110 WHEN datain(3 DOWNTO 0)=1011 ELSE 0000001000110101 WHEN datain(3 DOWNTO 0)=1100 ELSE 0000001001010101 WHEN datain(3 DOWNTO 0)=1101 ELSE 0000001001110101 WHEN datain(3 DOWNTO 0)=1110 ELSE 0000001010000100 WHEN datain(3 DOWNTO 0)=1111 ELSE 0000000000000000。data1(3 DOWNTO 0)) + (39。 c1 = 00000 WHEN sum1 01010 ELSE 00001。data1(7 DOWNTO 4)) + (39。 c2 = 00000 WHEN sum2 01010 ELSE 00001。data1(11 DOWNTO 8)) + (39。 c3 = 00000 WHEN sum3 01010 ELSE 00001。data1(15 DOWNTO 12)) + (39。 q1 = sum1(3 downto 0) WHEN sum1 01010 ELSE sum1 + 00110。 END behave。
輸入端口為來自A/D控制轉(zhuǎn)換模塊數(shù)據(jù)信號datain[7..0]；輸出端口為16位BCD碼的低四位q1[3..0]，次低四位q2[3..0]，次高四位q3[3..0]，高四位q4[3..0]。 11USE 。 dpout : OUT STD_LOGIC。 ARCHITECTURE behave OF segdisp IS COMPONENT encoder PORT(din : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL b_din : STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 END IF。 dpout = 39。039。 WHEN OTHERS = NULL。 segout = b_sout。 USE 。 ARCHITECTURE behave OF encoder IS 13BEGIN sout = 0111111 WHEN din=0000 ELSE 0000110 WHEN din=0001 ELSE 1011011 WHEN din=0010 ELSE 1001111 WHEN din=0011 ELSE 1100110 WHEN din=0100 ELSE 1101101 WHEN din=0101 ELSE 1111101 WHEN din=0110 ELSE 0000111 WHEN din=0111 ELSE 1111111 WHEN din=1000 ELSE 1101111 WHEN din=1001 ELSE 1110111 WHEN din=1010 ELSE 1111100 WHEN din=1011 ELSE 0111001 WHEN din=1100 ELSE 1011110 WHEN din=1101 ELSE 1111001 WHEN din=1110 ELSE 1110001 WHEN din=1111 ELSE 0000000。clk提供掃描時鐘，利用人眼視覺暫留現(xiàn)象，實現(xiàn)動態(tài)掃描，所以要求clk頻率較高；qqq3輸入四位BCD碼，selout輸出位選信號，segout輸出段選信號，dpout為小數(shù)點輸出。圖中賦予輸入信號din[7..0]=“01000110B”，設(shè)置時鐘信號和必要的控制信號，經(jīng)過仿真，輸出位選 16碼selout[2..0]為101111，即八位數(shù)碼管中的高三位，段選碼segout[6..0]在輸出時間上與位選碼一一對應(yīng)，滿足查找法電壓值計算結(jié)果，能正確顯示數(shù)值字形，仿真結(jié)果符合數(shù)字電壓表的設(shè)計要求。趙雅興,FPGA原理、設(shè)計與應(yīng)用,《天津:天津大學(xué)出版社》,1999, 89129[8]，［M］.北京：電子工業(yè)出版社，2001. 1234 [9]，包本剛 基于FPGA器件的FIR濾波器的設(shè)計[期刊論文]湖南科技學(xué)院學(xué)報,2005, 11[10],齊洪喜，路穎。為以后的FPGA設(shè)計打下了堅實的基礎(chǔ)。設(shè)計的時間雖然短暫，我卻從中學(xué)到了很多的東西。經(jīng)過實驗驗證，本設(shè)計是正確的，其電壓顯示值誤差沒有超過量化臺階上限()。北京：清華大學(xué)出版社，2004,1623四、致 謝從這次的課程設(shè)計中，我受益匪淺。徐志軍,大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用,《成都:
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