廣西科技大學(xué)eda課程設(shè)計(jì)基于vhdl數(shù)字電壓表設(shè)計(jì)-預(yù)覽頁
【正文】 12年 9月 13日基于FPGA的數(shù)字電壓表的設(shè)計(jì)目錄摘 要電子設(shè)計(jì)自動(dòng)化(electronic design automation,EDA)是近幾年迅速發(fā)展起來的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)技術(shù)。此次設(shè)計(jì)主要應(yīng)用的軟件是美國ALTERA公司自行設(shè)計(jì)的一種CAE軟件工具，即MAX+PLUS Ⅱ。FPGA。而目前數(shù)字萬用表的內(nèi)部核心多是模／數(shù)轉(zhuǎn)換器，其精度很大程度上限制了整個(gè)表的準(zhǔn)確度，可靠性較差。后來發(fā)展起來的用微處理器(單片機(jī))控制通用A/D轉(zhuǎn)換器件的數(shù)字電壓表的設(shè)計(jì)的靈活性明顯提高，系統(tǒng)功能的擴(kuò)展變得簡單，但是由于微處理器的引腳數(shù)量有限，其控制轉(zhuǎn)換速度和靈活性還是不能滿足日益發(fā)展的電子工業(yè)的需求。系統(tǒng)的主要功能都集成在一塊芯片上，大大減少了系統(tǒng)的分立元件數(shù)量，降低了功耗，增加了可靠性，較好地實(shí)現(xiàn)了電壓的精準(zhǔn)測量。
A/D轉(zhuǎn)換器負(fù)責(zé)采集模擬電壓，轉(zhuǎn)換成8位數(shù)字信號送入FPGA的A/D轉(zhuǎn)換控制模塊，A/D轉(zhuǎn)換控制模塊負(fù)責(zé)A/D轉(zhuǎn)換的啟動(dòng)、地址鎖存、輸入通道選擇、數(shù)據(jù)讀取等工作，數(shù)據(jù)轉(zhuǎn)換模塊將8位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成16位十進(jìn)制BCD 1碼送入動(dòng)態(tài)掃描與譯碼模塊，最后通過數(shù)碼管顯示當(dāng)前電壓值。例如，對于8位A/D轉(zhuǎn)換器，當(dāng)輸入電壓滿刻度為5V時(shí)，其輸出數(shù)字量的變化范圍為0～2^81，轉(zhuǎn)換電路對輸入模擬電壓的分辨能力為5V/（2^81）＝。ADC0809對輸入的模擬量要求主要為：信號單極性，電壓范圍0～5V。 START——啟動(dòng)轉(zhuǎn)換信號。EOC=0，正在進(jìn)行轉(zhuǎn)換；EOC=1，A/D轉(zhuǎn)換完畢，常用作中斷申請信號。ADC0809內(nèi)部沒有時(shí)鐘電路，所需時(shí)鐘信號由外界提供，要求頻率范圍10KHz～。 GND——接地。 。 ENTITY adc IS port (din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END adc。 SIGNAL lock : STD_LOGIC。 COM1: PROCESS(c_state, eoc) BEGIN CASE c_state IS WHEN st0 = ale=39。 lock = 39。 n_state = st1。139。039。 start = 39。 oe = 39。) THEN n_state = st3。039。039。 WHEN st4 = ale = 39。 lock = 39。 n_state = st0。 COM2 : PROCESS(clk) BEGIN IF (clk39。 END IF。139。 END behave。
在MAXPLUSⅡ平臺(tái)上實(shí)現(xiàn)的A/。程序如下： LIBRARY IEEE。 ENTITY bcd2 IS PORT(datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL sum1, sum2, sum3, sum4: STD_LOGIC_VECTOR(4 DOWNTO 0)。 sum1 =(39。039。 sum2 =(39。039。 sum3 =(39。039。 sum4 =(39。039。 q2 = sum2(3 downto 0) WHEN sum2 01010 ELSE sum2 + 00110。
以上程序主要功能為接收來自于A/D轉(zhuǎn)換控制模塊的8位數(shù)據(jù)信號datain[7..0]，將這8位數(shù)據(jù)分為高4位datain[7..4]和低4位datain[3..0]，利用查表法分別給出高4位對應(yīng)電壓值和低4位對應(yīng)電壓值，這些電壓值用16位BCD碼data1和data0表示，作BCD碼加法得到16位BCD碼表示的電壓值，這組數(shù)據(jù)以四組4位BCD碼的形式送入下一級。 4．顯示譯碼模塊 本模塊的任務(wù)是把來自數(shù)據(jù)轉(zhuǎn)換模塊的BCD碼轉(zhuǎn)換成能被數(shù)碼管識(shí)別的字型編碼。 USE 。 selout : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 sout : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 SIGNAL b_sout : STD_LOGIC_VECTOR(6 DOWNTO 0)。) THEN IF sel = 101 THEN sel = 111。 END PROCESS p1。139。 WHEN 111 = b_din = q1。 END CASE。 END behave。 ENTITY encoder IS PORT(din : IN std_logic_vector(3 downto 0)。 END behave。 輸入端口有接收來自數(shù)據(jù)轉(zhuǎn)換模塊16位BCD碼次低4位的q1[3..0]，次高4位的q2[3..0]，高4位的q3[3..0]，時(shí)鐘信號端clk；輸出端口有小數(shù)點(diǎn)輸出端口dpout，位選信號端selout[2..0]，段選信號端segout[3..0]。 三、參考文獻(xiàn)[1] 潘松，EDA技術(shù)實(shí)用教程［M］，北京：科學(xué)出版社，2003, 115[2] 譚敏，綜述EDA技術(shù)，合肥學(xué)院學(xué)報(bào)（自然科學(xué)版），2003, 1045[3] 王寶友,EDA技術(shù)標(biāo)準(zhǔn)化現(xiàn)狀，北京聯(lián)合大學(xué)學(xué)報(bào)（自然科學(xué)版），2002, 112117 [4], 盧毅,VHDL與數(shù)字設(shè)計(jì),《北京:科學(xué)出版社》,2001, 132134[5],VHDL電路設(shè)計(jì)使用教程[M]。所以，總的來說，過程是困難的，不容易的，結(jié)果卻是很滿意的，獲得了很寶貴的知識(shí)和經(jīng)驗(yàn)！本文設(shè)計(jì)的VHDL語言程序已在Quartus II 、仿真和調(diào)試。在此我謹(jǐn)向我的指導(dǎo)老師以及在設(shè)計(jì)過程中給予我很大幫助的老師、同學(xué)致以最誠摯的謝意！
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