【正文】 接高電平時為差分時鐘輸入，接地時為單端時鐘輸入，考慮到DAC時鐘的質(zhì)量與DDS輸出信號質(zhì)量密切相關(guān)，因此本設(shè)計采用差分輸入時鐘（差分時鐘可以由FPGA的差分管腳來提供），CMODE接高電平；MODE為輸入數(shù)據(jù)模式選擇，接高電平為二進制補碼輸入，接地為直接二進制輸入，在這里增加了一個跳線J4來選擇輸入數(shù)據(jù)模式；SLEEP為休眠選擇引腳，SLEEP為高則進入低功耗模式，AD9740停止輸出，為低則進入工作模式，這個引腳接到了FPGA，由FPGA來控制AD9740什么時候工作，這樣可以有效降低波形發(fā)生器的功耗；IOUTA為DAC同相電流輸出端，數(shù)據(jù)全“1”時輸出滿刻度電流，IOUTB為反相電流輸出端，數(shù)據(jù)全“0”時輸出滿刻度電流。但從體積上考慮，采用運算放大器耦合更適合本設(shè)計。 濾波器的設(shè)計以離散數(shù)字序列經(jīng)數(shù)模轉(zhuǎn)換為模擬信號為基礎(chǔ)實現(xiàn)波形發(fā)生器有其固有的優(yōu)點，但同時也有頻譜分量復(fù)雜，雜波多的缺點。采用不同的去曲線逼近理想濾波器，就獲得了不同類型的濾波器。：（1）巴特沃斯濾波器也稱為最大平滑濾波器，它的傳遞函數(shù)只有實數(shù)極點和無窮零點，因而其幅頻特性在通帶和阻帶內(nèi)都是單調(diào)的，但也造成了通帶到阻帶的過渡緩慢；（2）契比雪夫濾波器的傳遞函數(shù)有復(fù)數(shù)極點和無窮零點，因而其幅頻特性表現(xiàn)為有波動，其中契比雪夫I型為通帶波動、阻帶單調(diào)，契比雪夫II型為通帶單調(diào)、阻帶波動。在第二章的時候我們曾研究過，DDS的輸出頻譜是被sinc函數(shù)加權(quán)過的，當(dāng)DDS輸出頻率接近其最大輸出頻率時（即DDS參考頻率的40%），波形幅度會存在一定的衰減，因此，我們在濾波器的入口加了一個諧振回路，對因sinc函數(shù)加權(quán)造成的幅度衰減作一個補償。當(dāng)然過渡帶過寬必然會帶來鏡像干擾，影響輸出信號的頻譜純度。但是由于貝塞爾低通濾波器具有很好的群延遲特性，能夠無失真的傳輸諸如方波、三角波等頻譜很寬的信號。 固態(tài)繼電器S1A050000內(nèi)部結(jié)構(gòu)可以看出S1A050000其實是一種小型直流電磁繼電器，7端為信號端，5端為控制端，只要在5端加上一定的驅(qū)動電流，開關(guān)閉合，7端導(dǎo)通，否則7端斷開。其中SRCK是串行移位寄存器時鐘，SER IN是串行數(shù)據(jù)輸入端，SER OUT是串行數(shù)據(jù)輸出端；RCK是輸出寄存器時鐘，在RCK的上升沿，串行移位寄存器的內(nèi)容被打入輸出寄存器；SRCLR是寄存器低電平異步清零端；G是輸出寄存器輸出使能端，在G為低電平時輸出寄存器的內(nèi)容才能在輸出端得到體現(xiàn)；DRAIN0~DRAIN7是8個漏極開路DMOS晶體管輸出端，每個輸出端能提供150mA灌電流能力。(b)是繼電器的典型接法，其中電容CK3是為了防止噪聲引起開關(guān)的誤動，二極管DK3是為在繼電器關(guān)斷時因為線圈感應(yīng)效應(yīng)而產(chǎn)生的瞬間尖峰電流提供一個泄放通路，以提高系統(tǒng)的可靠性。集成運放是模擬集成電路中應(yīng)用最廣泛的器件之一，其在信號的運算（如加、減、乘、除、微分、積分、指數(shù)、對數(shù)等）、信號的產(chǎn)生、有源濾波、波形變換、電源穩(wěn)壓、數(shù)模轉(zhuǎn)換、模數(shù)轉(zhuǎn)換等方面都有廣泛的應(yīng)用。SR反映了運放的大信號瞬態(tài)特性。增益為10時小信號帶寬為350MHz，大信號帶寬為320MHz，另外具有5500V/us的壓擺率，增益為10時建立為25ns，能采用+5V到177。（2）衰減電路 所設(shè)計的衰減電路是通過電阻分壓網(wǎng)絡(luò)來實現(xiàn)的。5V電源。以正弦波信號為例，要得到無失真的最大輸出電壓，對于正弦波的限制是： 式(37)在本設(shè)計中，由于正弦波的輸出頻率是：~50MHz，輸出信號最大幅度為3V。在模擬通道設(shè)計時，選擇運算放大器主要考慮集成運放芯片的電源電壓范圍、帶寬、輸出電壓范圍、壓擺率SR、功耗和諧波失真。此外，波形發(fā)生器還應(yīng)該具有直流偏置能力，因此還要設(shè)計一個直流偏置電路。當(dāng)G端接地，與輸出端對應(yīng)的輸出寄存器內(nèi)容為1時,該輸出端輸出低電平，當(dāng)輸出寄存器內(nèi)容為0時，該輸出端輸出高電平。 (a) (b) 繼電器控制電路(a)中，用來控制繼電器開斷是是TI公司的TPIC6B596。選用哪個濾波器濾波由軟件來控制，通過開關(guān)的選通來實現(xiàn)。出于這方面考慮，對于任意波，我們設(shè)計了7階貝塞爾低通濾波器，該濾波器的截止頻率設(shè)置在任意波最高輸出頻率的10次諧波處，即 50MHz處。 9階橢圓低通濾波器 9階橢圓低通濾波器幅頻特性曲線（仿真） 從仿真結(jié)果可以看出來，所設(shè)計的9階橢圓低通濾波器具有較平坦的通帶和陡峭的過渡帶，通帶內(nèi)紋波小于1dB，在58MHz處衰減達到了81dB，在整個阻帶內(nèi)，衰減大于60dB，可以很好的抑制諧波。濾波器的選型跟DDS輸出信號的頻譜結(jié)構(gòu)密切相關(guān)：對于正弦波，其頻披分量單一，選擇濾波器時主要考慮在通帶內(nèi)有一定的平坦度，在阻帶內(nèi)要保障足夠的衰減來抑制衰減，并且希望該濾波器具有快速衰減特性。（同階）的幅頻特性。濾波器的設(shè)計[14] [15][16]主要從兩個方面加以考慮，一是低通濾波器本身的傳輸特性，二是DDS系統(tǒng)輸出信號的頻譜結(jié)構(gòu)。460mV，經(jīng)過AD8055的放大（），得到輸出端C點的電壓在177。差分耦合方式可以采用射頻變壓器或者運算放大器。管腳FS ADJ外接的電阻是差分輸出電流滿量程調(diào)節(jié)電阻，其跟輸出電流之間存在如下關(guān)系： 式(31) 式(32)其中是十進制表示的輸入數(shù)據(jù)，為滿量程輸出電流，其值為。 Cyclone II配置方式選擇MSEL1MSEL0配置方式00低速 AS (20MHz)01PS10高速 AS (40MHz)JTAG D/A轉(zhuǎn)換電路 在第二章的分析中曾經(jīng)提到在高頻電路中，D/A轉(zhuǎn)換的瞬間毛刺、非線性和數(shù)字噪聲已經(jīng)成了影響DDS性能的主要因素。第二：MSEL0和MSEL1是配置方式選擇引腳。由于采用了非易失的閃存（flash memory）結(jié)構(gòu)，因此掉電之后數(shù)據(jù)得以保存。Cyclone II器件支持多種配置方式，包括主動配置（AS）、被動配置（PS）和JTAG配置。 FPGA時鐘電路EP2C5內(nèi)部共有2個鎖相環(huán)（PLL），作為鎖相環(huán)的輸入引腳共有8個，分別是CLK0~CLK7，其中CLK0~CLK3共享PLL1，CLK4~CLK7共享PLL2，這些引腳既可以作為單端輸入，也可以作為差分輸入。Cyclone II 系列器件[12]延續(xù)了第一代Cyclone系列器件的成功，提供針對低成本應(yīng)用的用戶定制FPGA特性，支持常見的各種外部存儲器接口和I/O協(xié)議，并且含有豐富的存儲器和嵌入式乘法器，這些內(nèi)嵌的存儲器使我們在設(shè)計硬件電路時省去了外部存儲器，節(jié)省了資源，而其硬件乘法器資源則非常適合用來實現(xiàn)高速DDS調(diào)制器。這兩個部分都是通過FPGA內(nèi)部邏輯編程來實現(xiàn)的。 系統(tǒng)總體結(jié)構(gòu)硬件電路設(shè)計中，所遵循的原則是：盡量使電路簡單和模塊化，并充分利用軟件智能化。相比之下，F(xiàn)PGA所能實現(xiàn)的功能完全取決于設(shè)計需求，可以簡單也可以復(fù)雜，另外，F(xiàn)PGA芯片還支持在系統(tǒng)升級，雖然在精度和速度上略有不足，但是基本上能滿足絕大數(shù)系統(tǒng)的要求，另外，將DDS設(shè)計嵌入到FPGA內(nèi)部所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而專用DDS芯片的價格一般也比FPGA高。目前市場上有很多性能優(yōu)良的專用DDS芯片，主要有Qualm、AD、Sciteg和Stanford等公司單片電路，具有代表性的如AD公司的AD9850、AD985AD9858等，這些DDS芯片不僅有比較高的工作頻率，內(nèi)部集了高精度的D/A轉(zhuǎn)換器，并且還具備一定的調(diào)制功能。要想減少D/A非線性的影響，一般只能通過選擇D/A轉(zhuǎn)換器來降低其影響。通常認為，除了D/A轉(zhuǎn)換有限分辨位數(shù)之外，D/A轉(zhuǎn)換的瞬間毛刺、D/A非線性、數(shù)字噪聲饋入以及時鐘泄漏都是導(dǎo)致頻譜劣化的因素，他們給DDS系統(tǒng)的輸出頻譜增加了背景噪聲和雜散。（3）采用抖動注入技術(shù) DDS不同抖動注入方式從前面的分析可以知道，相位截斷誤差和幅度量化誤差導(dǎo)致雜散的根本原因在于誤差序列是一個周期序列，如果能破壞這種周期性，使其變?yōu)殡S機序列，這樣將原來幅度較大的離散譜線功率在一個較寬的范圍內(nèi)進行平均，使其變?yōu)榉容^低的噪聲基底，從而在一定程度上改善輸出頻譜質(zhì)量，這就是抖動注入技術(shù)的原理。這種方法可以獲得64:1的壓縮比。減少相位舍位意味著增大波形存儲器的容量，有如下兩種方法： ①增大波形存儲器的絕對容量這種方法受硬件條件限制，不可能無限的增大，并且增大波形存儲器的絕對容量也同時意味著成本的升高和功耗的增大。因此式(254)可寫作： 式(256)同樣可求出 式(257)那么由相位截斷誤差和幅度量化誤差所造成的總的雜散功率的統(tǒng)計值為： 式(258) 將式(256)和式(257)用對數(shù)形式表示如下： 式(259) 式(260) 由式(258)可以看出，DDS的雜散功率包含了相位截斷誤差和幅度量化誤差共同的作用，若相位累加器的輸出用于波形存儲器尋址位數(shù)及D/A轉(zhuǎn)換器的位數(shù)越多，那么由相位截斷誤差和幅度量化誤差所造成的雜散功率將越小。下面給出雜散功率的計算方法。所以頻率字的取值對雜散的分布有相當(dāng)大的影響?？梢钥闯鍪欠葹?，周期為的鋸齒狀的周期函數(shù)，其傅立葉級數(shù)展開式為： 式(244) 現(xiàn)在討論的是正弦波的量化，因此，則式(244)可寫為： 式(245)(a) 量化特性曲線 (b) 誤差特性曲線 量化曲線在DDS系統(tǒng)中，相位累加器輸出去尋址波形存儲器，波形存儲器輸出的幅度序列相當(dāng)是以為采樣頻率，對頻率為的正弦波采樣的結(jié)果，因此波形存儲器輸出幅度序列的量化誤差為： 式(246)由于是一個周期為的周期序列，因此也是周期為的周期序列。設(shè) 的周期為，有： 式(239)當(dāng)波形存儲器內(nèi)存的是正弦波序列時，在有相位誤差的情況下，波形存儲器輸出的正弦序列 為： 式(240)考慮到實際情況有：對式(240)展開并化簡得 式(241)當(dāng)無相位截斷誤差時，波形存儲器輸出的序列為： 式(242)由式(241)和式(242)得到波形誤差序列為： 式(243)可以看出， 和 的周期仍為。此外，電源噪聲干擾、外來電磁干擾等因素都會造成DDS輸出頻譜雜散指標惡化。另外，由于波形存儲器的字長有限，存放在波形存儲器中的幅度量化數(shù)據(jù)也不是無限字長的，這必然帶來幅度量化誤差。，當(dāng)接近時，非諧波分量也接近,且兩者幅度趨于相等，這時很難設(shè)計出能濾除分量的低通濾波器，這是DDS最大輸出頻率不取而取的原因，因為實際的低通濾波器總存在一定的過渡帶，在設(shè)計DDS最大輸出頻率時要留有一定的余量。我們知道，任何周期信號都可以展開為傅立葉級數(shù)，設(shè)的傅立葉展開式為： 式(225)其中。我們首先來分析一下理想情況下DDS輸出的頻譜特性。這樣存儲器的地址線就只能接到相位累加器的輸出的高位上，而低位則要舍棄，也就產(chǎn)生了相位截斷誤差，表現(xiàn)在輸出頻譜上就是雜散分量。為了具有較高的輸出頻率，DDS系統(tǒng)的參考時鐘頻率一般都比較高，根據(jù) 式(221)，在較高的時鐘頻率下，要想獲得較高的頻率分辨率，只有通過增加相位累加器的位數(shù)，故一般的取值都較大。只是在頻率字改變的瞬間相位函數(shù)曲線的斜率發(fā)生了突變，相位值并沒有發(fā)生跳躍，因此DDS能夠在頻率切換的過程中保持相位連續(xù)，輸出波形能夠平滑地從一個頻率過渡到另外一個頻率。DDS系統(tǒng)在頻率字發(fā)生改變后的一個時鐘周期，其輸出頻率就可以就轉(zhuǎn)換到了新的頻率上，也即在頻率字的值改變以后，累加器在經(jīng)過一個時鐘周期后就按照新的頻率字進行累加，開始合成新的頻率。（3）輸出頻率切換速度快且相位保持連續(xù)與鎖相頻率合成相比，由于DDS系統(tǒng)是一個開環(huán)系統(tǒng)，所以當(dāng)一個新的頻率控制字送到時，它會迅速合成這個新的頻率，實際的頻率切換時間可以達ns級。DDS系統(tǒng)的優(yōu)點有很多，它的很多特性是其他頻率合成技術(shù)所沒有的，其中最主要的特性有以下三點：（1）DDS技術(shù)可以用于產(chǎn)生任意波形基于前面對DDS系統(tǒng)的基本結(jié)構(gòu)分析，很容易理解，只要改變存儲在波形存儲器中的波形數(shù)據(jù)，就可以改變輸出波形。（2）DDS系統(tǒng)的頻率分辨率只與系統(tǒng)的系統(tǒng)時鐘頻率和相位累加器位數(shù)有關(guān)。在實際的DDS應(yīng)用中，一般取，為正整數(shù)，于是DDS的基本方程可寫成： 式(220)由式(220)可以看出，當(dāng)時，DDS系統(tǒng)輸出信號頻率最小，而這個最小頻率同時也是DDS系統(tǒng)的頻率分辨率: 式(221)對于DDS系統(tǒng)從波形存儲器中讀數(shù)據(jù)的過程，我們可以將其看作是對波形存儲器中的波形數(shù)據(jù)再次采樣的過程，也就是說，DDS系統(tǒng)查表的過程就是從波形存儲器中二次采樣過程，一個周期內(nèi)查表的點數(shù)即為采樣的點數(shù)。那么相位增量跟我們的頻率控制字之間有什么聯(lián)系呢，頻率控制字又是通過怎樣的方式來控制輸出信號的頻率的呢？我們假設(shè)有一個頻率為的正弦信號： 式(27)現(xiàn)以采樣頻率對該信號進行抽樣，得到離散序列為： 式(28)其中為采樣周期。在此，我們假設(shè)相位累加是在相同的系統(tǒng)時鐘的進行的，即對于不同的相位增量，是固定不變的，這是理解相位增量和重構(gòu)信號頻率關(guān)系的基礎(chǔ)。如果