廣西科技大學(xué)eda課程設(shè)計(jì)《基于vhdl多路彩燈控制器 》韋燕霞(文件)
【正文】 CPLD is the new programmable logical ponent, uses CPLD to carry on the product development to be possible to carry on the module disposition nimbly, reduced greatly the product development cycle, also is advantageous to the product to the miniaturization, the integrated direction develops. But the VHDL language is one of EDA key technologies, it uses from the top design method, pletes the system the overall design. [Key words] cymometer。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。 (3) 可讀性好,有利于交流,適合于文檔保存。 用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。當(dāng)各個(gè)模塊均完成上述操作之后，即可利quartusII的原理圖輸入，調(diào)用各個(gè)元器件(底層文件)，以原理圖的形式形成最后的八路彩燈顯示系統(tǒng)(頂層文件)，并且進(jìn)行仿真。利用EDA工具,電子設(shè)計(jì)師從概念、算法、協(xié)議開(kāi)始設(shè)計(jì)電子系統(tǒng),從電路設(shè)計(jì)、性能分析直到IC版圖或PCB版圖生成的全過(guò)程均可在計(jì)算機(jī)上自動(dòng)完成。 本章小結(jié) EDA是很實(shí)用的仿真技術(shù)，使用簡(jiǎn)單，有很強(qiáng)的可讀性和操作性?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。 用VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語(yǔ)言一種全方位硬件描述語(yǔ)言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。系統(tǒng)框圖如圖所示。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。SUP為暫停信號(hào)，高電平有效，電路將暫停在當(dāng)時(shí)狀態(tài)下。（2） 時(shí)序控制電路在quartusII環(huán)境下采用VHDL的文本輸入法設(shè)計(jì)時(shí)序控制電路，將設(shè)計(jì)好的程序進(jìn)行例化封裝，得到的顯示控制電路的模塊框圖如圖4所示：（圖4）輸入信號(hào)CLKOUT、CLK_SPK和CLR的定義與時(shí)序控制電路一樣，輸出信號(hào)led[7..0]能夠循環(huán)輸出8個(gè)彩燈六種不同狀態(tài)的花型，而輸出信號(hào)CLK_SPK能實(shí)現(xiàn)每種花型變化時(shí)給予聲音提示。用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次。在quartusII中建立一個(gè)仿真文件，對(duì)時(shí)序電路模塊進(jìn)行軟件仿真，其中輸入信號(hào)分別設(shè)為： 結(jié)束時(shí)間end time:10ms 時(shí)鐘周期CLKOUT：400ns 聲音輸入信號(hào)周期CLK_SPK：400ns（圖7）在quartusII中建立一個(gè)仿真文件，對(duì)時(shí)序電路模塊進(jìn)行軟件仿真，其中輸入信號(hào)分別設(shè)為： 結(jié)束時(shí)間end time:10ms 時(shí)鐘周期CLK：200ns（圖8）根據(jù)仿真結(jié)果，當(dāng)CHOSE_KEY為高電平時(shí)節(jié)奏變快，低電平時(shí)節(jié)奏變慢。 引腳分配如圖所示（圖9） 實(shí)驗(yàn)時(shí)在quartusII軟件上點(diǎn)擊start即在試驗(yàn)箱上開(kāi)始仿真。通過(guò)硬件仿真我們看到八盞燈逐次變換六種花型，每次變換都伴隨著聲音提示。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)，心里特別的開(kāi)心。使我對(duì)電路故障的排查能力有了很大的提高?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的多路彩燈控制電路還是比較成功的，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力。在此我還要感謝我的搭檔，我的搭檔是一個(gè)很細(xì)心的人，剛好彌補(bǔ)了我在細(xì)心這方面的不足，使我們能很快的順利完成這次課程設(shè)計(jì)。USE 。 sup : IN STD_LOGIC。ARCHITECTURE ART OF SXKZ IS SIGNAL CK : STD_LOGIC。139。 ELSIF SUP=39。139。 CK=NOT CK。 SP=39。 CK=NOT CK。139。 END IF。 END PROCESS。LIBRARY IEEE。 CLR : IN STD_LOGIC。ARCHITECTURE ART OF XSKZ IS TYPE STATES IS(S0,S1,S2,S3,S4,S5,S6)。139。EVENT AND CLKOUT=39。 LIGHT=01010101。 LIGHT=11110000。 LIGHT=11001100。 END IF。 ELSE SPK=CLK_SPK。 END ARCHITECTURE ART。 END PROCESS。 PROCESS(CLK_SPK,STATE,LIG
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