【正文】 w_key_var產(chǎn)生電路new_key_var[47]= non_perm_key_var[42]。……new_key_var[2]= non_perm_key_var[20]?！赿ecrypt=decrypt=0條件下，key_gen仿真波形分別如圖4圖46所示。S代換部件在整個DES算法中所占比重較大，一共有8個模塊，是設(shè)計中需要關(guān)注的部分。l 如果S代換部件的兩個輸入僅有中間2位不同，則其輸出必須至少有2位不同。本章節(jié)通過邏輯電路法實現(xiàn)S代換部件。一輪非線性變換的作用過程:第i步非線性變換的輸入信號是32bit的右寄存器R(i)，首先把它加到擴展器E上，擴展器把32bit的輸入擴展為48bit的輸出，圖47 S1部件代換模塊仿真圖圖48 S8部件代換模塊仿真圖然后與第i步的第48bit內(nèi)部變換子密鑰K(i)按位模2相加。假設(shè)32bit的輸入為： R=r，r，…，r32bit的輸入被分為8組，每組4bit，再把每組4bit前后各加一個bit，從而擴展為6bit。在這一輪運算中，密鑰產(chǎn)生器產(chǎn)生了一個沒有經(jīng)PC2重排的56bit的數(shù)據(jù)（它是由preious_key移位而得）。 R_o=(0)。 Key_o=(non_perm_key)。 expandedR[0]=R_i_var[31]。 round_key=new_key。 Soutput[31:28]=s1_i。 end DES頂層模塊des設(shè)計在DES模型的頂層模塊中，實例化了desround模塊和8個S代換部件，綜合之后各模塊之間連接關(guān)系：輸入密鑰key_i、待加密數(shù)據(jù)data_i的左半信號及右半信號各經(jīng)過一個兩路數(shù)據(jù)選擇器后連接到desround模塊的數(shù)據(jù)輸入端（Li[31:0]）和密鑰輸入端（Key_i[55:0]）。ready_o信號持續(xù)一個時鐘周期以后又變?yōu)榈碗娖?，load_i再次上跳為高電平，模塊對下一個明文分組進行加密。而采用循環(huán)法實現(xiàn)DES加密算法能達到減少資源占用的目的。流水線結(jié)構(gòu)設(shè)計通過一個時鐘周期即可進行一個數(shù)據(jù)塊的加密，通過占用資源換取速度性能的提高。(1) 子密鑰的簡單生成由DES加密算法原理可知，一個64bit的初始密鑰輸入后通過一次壓縮變換、移位變換、二次壓縮變換后得到第一輪子密鑰，其密鑰為48bit。對密鑰變換原理進行分析可以發(fā)現(xiàn)，每一輪子密鑰的產(chǎn)生只是將初始密鑰經(jīng)過置換和不同次數(shù)的循環(huán)移位。S盒是DES加密算法中唯一的非線性函數(shù)，S盒的非線性變換使算法達到很好的“混亂”效果，從而具有較強的安全性。 總結(jié)本文主要使用Verilog HDL語言編寫DES加密模塊設(shè)計的實現(xiàn)，簡要介紹了Verilog HDL在EDA仿真設(shè)計中的應(yīng)用，體現(xiàn)了Verilog HDL語言的靈活方便及無窮“魅力”。本文按照資源優(yōu)先和性能優(yōu)先兩種不同的設(shè)計方案，分別采取循環(huán)法和流水線法予以實現(xiàn)。致謝大學(xué)生活即將結(jié)束，論文也終于完成，從論文選題到搜集資料，從寫稿到反復(fù)修改，期間經(jīng)歷了喜悅、聒噪、痛苦和彷徨，在寫作論文的過程中心情是如此復(fù)雜。周老師的認(rèn)真負(fù)責(zé)、謙虛嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平讓我獲益匪淺，對我以后的工作和學(xué)習(xí)都有巨大的幫助。再次向那些培養(yǎng)、教育過自己的老師，關(guān)心、幫助過自己的同學(xué)們表示真誠的感謝，無論身處何地，我都會想你們！參考文獻[1] 張延偉 楊金巖，Verilog HDL 程序設(shè)計實例詳解，人民郵電出版社，2008，258276[2] Tomst Denis ，Simon Johnson，沈曉斌，程序員密碼學(xué)，機械工業(yè)出版社，2006，1631[3] 毛明 ，大眾密碼學(xué)， 高等教育出版社，2003，513[4] Ranjan Bose ， 吳傳坤 ，信息論編碼與密碼學(xué)，機械工業(yè)出版社，2005，1835[5] 潘松，黃繼業(yè)，EDA技術(shù)與VHDL，北京：清華大學(xué)出版社，2007，311316[6] 夏宇聞，Verilog 數(shù)字系統(tǒng)設(shè)計教程，北京航空航天大學(xué)出版社，2008，1419 [7] 夏宇聞，復(fù)雜數(shù)字電路與系統(tǒng)的Verilog HDL設(shè)計技術(shù)，北京航空航天大學(xué)出版社，2005，2036[8] 趙世強，許杰，王興亮，電子電路EDA技術(shù)，西安電子科技大學(xué)出版社，2002，614[9] 譚會生，張昌凡，EDA技術(shù)及應(yīng)用，西安電子科技大學(xué)出版社，2001，112[10] 夏路易，電子電路EDA，太原理工大學(xué)出版社，2003，1021[11] 夏宇聞，Verilog教程課件，北京航空航天大學(xué)出版社，2007,116[12] 劉寶琴，數(shù)字電路與系統(tǒng)，北京清華大學(xué)出版社，1993,1223[13] 李國洪，沈明山，可編程器件EDA技術(shù)與實踐，北京：機械工業(yè)出版社，2004，2538[14] Samir HDL A Guide to Design and Synthesis 2th Edition,SunSoft Press A Prentice Hall Title ,2003,718[15] Wade Trappe Lawrence ，Cryptography and coding theory，Bejing: China Machine Press，2005，12037。感謝在我學(xué)習(xí)過程中給予我?guī)椭乃腥?，因為大家的幫助，我的論文才能順利地完成。在此，我要感謝所有曾經(jīng)教導(dǎo)過我的老師和關(guān)心過我的同學(xué)，感謝周彥良老師在畢業(yè)設(shè)計過程中給我講解設(shè)計思想，幫我理清思路，使我的畢業(yè)設(shè)計順利進行。通過對這三種方法進行綜合仿真驗證，證實了改進流水線法的正確可行性。隨著硬件描述語言Verilog HDL的普及以及FPGA的廣泛應(yīng)用，它必將在硬件設(shè)計領(lǐng)域發(fā)揮更重要的作用。根據(jù)S盒的工作原理，可直接使用輸入為6變量、輸出為4變量的case語句進行描述，構(gòu)成一個4bit 64個存儲空間的表。采用此方法大大簡化了程序語言、節(jié)約了硬件的資源開銷。每一輪子密鑰產(chǎn)生的方法是一樣的，如果采用硬件描述語言按照其子密鑰產(chǎn)生的原理一步步地推導(dǎo)出16次DES迭代的密鑰，不僅僅是語言表述繁瑣，而且占用了很多的硬件資源。傳統(tǒng)方案是將循環(huán)全部打開配合流水線結(jié)構(gòu)進行設(shè)計,即將16輪函數(shù)進行硬件級聯(lián)構(gòu)成一個16級的流水線結(jié)構(gòu)，提前生成16個子密鑰，隨著流水線的進程發(fā)送給相對應(yīng)的流水級，從而達到16個數(shù)據(jù)塊同時加密的目的。由于16輪運算都只占用一輪運算所需的硬件資源，使硬件的開銷大大減少。load_i信號持續(xù)一個時鐘周期以后會變?yōu)榈碗娖?，在此之后?shù)據(jù)選擇器將選擇輸出另一路數(shù)據(jù)，desround模塊每輪變換之后的輸出密鑰和數(shù)據(jù)，將被送到desround模塊的密鑰輸入端和數(shù)據(jù)輸出端執(zhí)行下一輪變換。 next_R=(L_i^f)。 s1_o=(KER[47:42])。 iteration=(iteration_i)。 expandedR產(chǎn)生邏輯 expandedR[47]=R_i_var[0]。 end else begin L_o=(R_i)。desround模塊核心程序如下：key_gen1(.previous_key(previous_key), key_gen 調(diào)用 .iteration(iteration),.decrypt(decrypt), .new_key(new_key),.non_perm_key))。而第一組加的一個bit是擴展前的第32bit，第八組后面加上的一個bit則是擴展前第一組的頭一個bit。8個部件共輸出32bit，這32bit又經(jīng)過換位重排，再與變換信號的左半部分L（i1）按位模2相加，就成為下一步變換信號的右半部分R(i).相應(yīng)的左半部分則為L(i)=R(i1)。S部件代換模塊S1,S8仿真波形分別如圖47和圖48所示。l 對于輸入之間的任何非零的G位差分，32對中至多有8對顯示出的差分導(dǎo)致了相同的輸出差分。l 如果將輸入位的最左或最右端的位固定，變化中間的4位，每個可能的4位輸出只能得到一次。S代換部件就是完成從48bit到32bit的代換并重排。new_key_var[0]= non_perm_key_var[24]。new_key_var[45]= non_perm_key_var[45]。 non_perm_key_var[55:28]= semi_key。 semi_key[0]=prev1。 prev0= semi_key[27]。 non_perm_key_var[55:28]= semi_key。 begin semi_key= prev_key_var[55:28]。new_key=(0)。解密和加密時所用的外部密鑰K完全相同，只是在解密時內(nèi)部16步非線性變換所用的內(nèi)部子密鑰應(yīng)按K16，…K2，K1的次序使用。表48 PC1的換位重排規(guī)律574941332517915850423426181025