【正文】 0 a4b2＝ 1 a3b2＝ 1 a2b2＝ 0 a1b2＝ 1 a0b2＝ 0 a4b3＝ 0 a3b3＝ 0 a2b3＝ 0 a1b3＝ 0 a0b3＝ 0 a4b4＝ 1 a3b4＝ 1 a2b4＝ 0 a1b4＝ 1 a0b4＝ 1 1 0 0 0 0 1 1 1 0 1 0 1 0 0 FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA FA 1 1 0 1 1 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 P＝ p9p8p7p6p5p4p3p2p1p0＝ 1000110111 (56710) 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 0 1 1 串行進位鏈的并行加法器 不帶符號陣列乘法器 工作過程演示 A *B＝ 11011* 10101 87 帶符號的陣列乘法器 對 2求補器：在帶符號數與無符號數間進行轉換 求補方法：設 A＝ an…a1a0是 n＋ 1位帶符號數， 負數： E=1，最右邊的 “ 1”及其后各位保持不變，其余各位按位取反。真值是 ( － 11000011)2=(195)10 90 手工除法示例 假定： X=,Y=,則 X小于 Y,商 0 0. 定點除法運算 1 10 1 Y右移 ,夠減 ,商 1,相減 得 R0 Y再右移 ,夠減 ,商 1,相減 得 R1 Y再右移 , 不夠減 ,商 0 得 R3 商符 qf=Xf⊕ Yf=0⊕0=0 X247。 中間過程判斷是否夠減，直接進行相減 RY R0，商 1，余數左移，進行下一步 R0，商 0 ? 恢復余數法 ? +Y(恢復余數 )，余數左移，進行下一步 ? 不恢復余數法 (加減交替法 ) ∵R i+1=2(Ri+Y)Y=2Ri+Y ∴ 余數左移，下一步加 +Y 串行除法 92 串行除法 —— 補碼不恢復余數法 涉及到的問題及解決 第一步，判斷是否開始，不是簡單地相減： —— 補碼表示時： X與 Y同號，相減 X與 Y異號，相加 中間過程中，不同情況不同處理： —— R與 Y同號，商 1， 1← ， +[Y]補 R與 Y異號，商 0， 1← ， +[Y]補 商的校正 —— 末尾恒置 1法 補充 93 補碼不恢復余數法示例 例： X= Y= 用補碼不恢復余數法計算 X/Y 解： A： [X]補 = B： [Y]補 =， [Y]補 = C：商，初值為 0 A C 操作 X與 Y異號 + +[Y]補 1 R與 Y同號，商 1 1. 1← + +[Y]補 R與 Y異號，商 0 1← + +[Y]補 R與 Y異號，商 0 1← 94 補碼不恢復余數法示例 例： X= Y= 用補碼不恢復余數法計算 X/Y 解： A： [X]補 = B： [Y]補 =， [Y]補 = C：商，初值為 0 A C 操作 1← + +[Y]補 R與 Y同號，商 1 1← + 末位恒置 1 [X/Y]補 =+*24/ [X/Y]= +*24/ 95 陣列除法器 采用大規(guī)模集成電路制造的并行運算部件。 只介紹被除數、除數均為正數的情況。 由 q1控制第三行做加法或減法，依次類推。 寄存器組 提供操作數與暫存運算結果。 是由多個全加器構成的并行加法器； 既可以完成算術運算 加、減、乘、除 又可以完成邏輯運算 與、或、非、異或 ? 每一位都是邏輯數，無符號位、數值位、階碼、階符之分。 ALU芯片實例 —— 74181：能完成 4位二進制數的算邏運算，組內并行進位。 74181芯片應用舉例 并行進位速度快，但位數增多時，電路結構復雜，硬件費用高；而且元器件扇入系數也有限制，所以不可能完全采用并行進位方式。影響運算速度 例 1：由 4片 74181組成單級先行進位的 16位 ALU。 74181芯片應用舉例 F15~F12 F11~F8 F7~F4 C16 74181 74181 74181 74181 A15~A12 A11~A8 A7~A4 A3~A0 B15~B12 B11~B8 B7~B4 B3~B0 C0 F3~F0 G P G P G P G P C4 C8 C12 G* P* 74182CLA G3 P3 Cn+z G2 P2 Cn+y G1 P1 Cn+x G0 P0 CLA Carry Look Ahead 74182CLA的進位邏輯 Cn+x =G0+P0Cn Cn+y =G1+P1Cn+x =G1 +P1(G0+P0Cn)=G1+P1G0+P1P0Cn Cn+z=G2+P2Cn+y=G2+P2( G1+P1G0+P1P0Cn) =G2+P2 G1+ P2 P1G0+P2 P1 P0 Cn G3+P3Cn+z=G3+P3(G2+P2 G1+ P2 P1G0+P2 P1 P0 Cn ) =G3+P3G2+P3P3G1+P3P2P1G0+P3P2P1P0Cn P55 成組進位產生函數 G* 成組進位傳送函數 P* 74181芯片應用舉例 例 3： 8片 7418 2片 74182，組成兩級先行進位 32位 ALU 例 4： 16片 7418 5片 74182，組成三級先行進位 64位 ALU 74182 74182 74182 74182 74182 P56 111 內部總線 總線：能為多個部件分時共享的公共信息傳送線路。 通 用 寄存器 A B ALU 特 殊 寄存器 內部總線 113 運算器的內部總線結構 雙總線結構： 兩個操作數可以分別通過總線 1和總線 2同時送到 ALU去進行運算，運算結果經緩沖器送入目的寄存器，每次操作比單總線結構少一步。 求階差，對大階：只有兩浮點數階碼相同時 , 才可以進行尾數的加減運算。 ? 小階的尾數右移 ，階碼加 1。 當尾數為 ...或 ....時， |Mz| 左規(guī) ： Mz← ， Ez1 119 浮點加減運算 舍入處理 對階或右規(guī)時，尾數右移，尾數的低位部分被丟掉，造成一定誤差，要進行舍入處理。 IEEE754標準 就近舍入、朝 0、 +∞ 、 ∞ 舍入 120 溢出判斷 浮點數溢出主要體現在階碼的溢出，機器必須做中斷處理。 尾數左移 1位，階碼減 1。 124 浮點乘除運算 浮點數的階碼運算 階碼通常用補碼或移碼形式表示 [ｘ ＋ ｙ ]移 ＝ [ｘ ]移 ＋ [ｙ ]補 [ｘ － ｙ ]移 ＝ [ｘ。 ｙ ＝ 2(Eｘ － Eｙ ) 〃 (Mｘ 247。 [解 ]兩數均以補碼表示，階碼雙符號位，尾數單符號位。 0舍 1入法：右移出的位為 0則舍去，為 1則將尾數的末位加“ 1” 。 118 浮點加減運算 尾數求和運算 其方法與定點加減法運算完全一樣 Mx+My→M z 結果規(guī)格化 當尾數為 01.… 或 10.… ， |Mz|1，溢出。 117 浮點加減運算 對大階 大階浮點數尾數左移會引起最高有效位的丟失，造成很大誤差。操作速度快，控制復雜。用于連接各大部件。 需利用 74182CLA先行進位部件。 單級先行進位：組內并行，組間串行?？赏瓿?16種算術運算和 16種邏輯運算。 P51 102 為完成多種算 /邏運算，由 4位控制參數 S0~S3的不同組合對 Ai 、 Bi進行控制，產生函數 Xi和Yi ，送全加器運算。 內部總線 運算器內部的數據通路，用來傳輸運算過程中的數據。 ｙ 。 第二行做加法，余數加上右移一位后的 Y。 形式多樣 不恢復余數陣列除法器 補碼陣列除法器 基本的單元電路 ——可控加 /減法單元 (CAS) 既可完成減法操作，又可完成加法操作 適用于除法操作過程中的加減交替。所以，只有在被除數小于除數時（ XY0），運算才能開始。 可利用符號位做為控制信號。 隨著大規(guī)模集成電路的問世，可由全加器陣列，構成流水式陣列乘法器，實現多個部分積并行相加，稱為并行乘法器。適合中、大型機。低檔微機。 每一級完成 4位 BCD數的加法運算。 進位是串行的，結構簡單速度慢。 FA Ai Bi Ci1 Ci Si Si=Ai⊕B i ⊕C i1 Ci=AiBi + (Ai ⊕B i)Ci1 本位進位 傳送進位 3T 3T T T T 6T 5T 62 全加器真值表 Ai Bi Ci1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 本位進位 傳送進位 基本的二進制加減法器 63 加法器 串行加法器：只有 一位全加器 的加法器，它每次只能進行一位二進制數運算，整個數據需要一位一位地串行送入全加器，分時進行運算。 溢出檢測方法 方法一：常識判別法 補碼加法運算時，僅在兩數同號時才可能產生溢出。[Y]補 +2n ( [Y]補 連同符號位變反，末位加 1) 簡便方法： [Y]補 最右邊的 1及其后各位保持不變，連同符號位在內一起變反。 可檢測出一位（或奇數位）錯誤，但不能確定出錯位置。 簡易型 16 16 提高型 24 2 32 32等 16 16點陣，每個漢字占32字節(jié)。 還有少數三字節(jié)、四字節(jié)等內部碼。 數據與文字的表示方法 45 外部 (輸入 )碼 機內碼 字形 (輸出 )碼 鍵 盤 管 理 程 序 漢 字 處 理 程 序 交換碼 (國標碼 ) 漢字處理過程 數據與文字的表示方法 46 外部碼 也叫漢字輸入編碼，主要是從鍵盤 (語音、手寫、光電 )輸入計算機中的代表漢字的編碼。 6 F V f v01 1 1