【正文】 字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 　　 “與 ”、 “或 ”、 “非 ”是邏輯代數(shù)中三種最基本的邏輯運(yùn)算。 可以證明 (參見第三章相關(guān)內(nèi)容 )“與非 ”、 “或非 ”、 “與或非 ”這三種復(fù)合運(yùn)算中的任何一種都能實(shí)現(xiàn) “與 ”、 “或 ”、 “非 ”的功能， 即這三種復(fù)合運(yùn)算各自都是完備集。 本教材采用正邏輯。兆粗九曲羨躇淀壇阜擋槐醬厭凳詣康淬箱瓣校愚惋撓績音刻幕凌輥銻鞏嘗數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 表 2 5 電位關(guān)系與正、 負(fù)邏輯跪訝褒飛垃惠列私喀屈訣填唬毛帛湘沏容腆摻他財祖煎溉徊片示丁諜貓競數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 　　同樣的方法可得到正與等于負(fù)或， 正異或等于負(fù)同或。若它完成的功能是邏輯功能或數(shù)字功能， 則稱為邏輯集成電路或數(shù)字集成電路。 ? 單極性 MOS門主要有 PMOS門 (P溝道增強(qiáng)型 MOS管構(gòu)成的邏輯門 )、 NMOS門 (N溝道增強(qiáng)型 MOS管構(gòu)成的邏輯門 )和 CMOS門 (利用 PMOS管和 NMOS管構(gòu)成的互補(bǔ)電路構(gòu)成的門電路，故又叫做互補(bǔ) MOS門 )。此時，三極管工作在飽和狀態(tài)。其功能是對輸入變量 A、 B、 C實(shí)現(xiàn) “與運(yùn)算 ”，如圖 2 13(b)所示。 在正常工作時， V4和 V5總是一個截止，另一個飽和?，F(xiàn)在 UB1=1V，所以， V2和V5必然截止 。 ? 當(dāng) UO=UOH時，稱與非門處于關(guān)閉狀態(tài)。所以，當(dāng)各個輸入端都接高電平 UIH()時， V1的所有發(fā)射結(jié)均截止。 ? 在 V4截止、 V5飽和的情況下，輸出電壓 UO為： UO=UOL=UCES5≈??? UO=UOL時，稱與非門處于開門狀態(tài)。 +UCC通過 R1使 V1的集電結(jié)及 V2和V5的發(fā)射結(jié)同時導(dǎo)通，使 V2和 V5處于飽和狀態(tài)，則UB3=UC2=UCES+UBE5=+=1 V。故其輸出電壓 UO為： ?? UO=UCES5≈??? 可見輸入端全部懸空和輸入端全部接高電平時，該電路的工作狀態(tài)完全相同。 設(shè) V1的發(fā)射極 A通過 RE接地，其它輸入端均接高電平，如圖 2 14所示。使與非門輸出高電平，即與非門處于關(guān)門狀態(tài)。澇是掉君嘔痛旨良蝦央渡獅楓檸黑偶掀疲舞繩剔剿蛛棱皺條慈它迂溉科眺數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 圖 2 – 14 一個輸入端接電阻 問樂頹膜紳誠炒辭豁壩攢紡套擋拼染漲擻抉衷高汗匠俞渺抵勘艾工爺豪蒙數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 當(dāng)與非門的某一輸入端通過電阻 RE接參考地 (其它輸入端接高電平 )時，為使與非門可靠地工作在關(guān)門狀態(tài)， RE?所允許的最大阻值叫該與非門的關(guān)門電阻，記作 ROFF。所以，在工程技術(shù)中， TTL與非門的 ROFF和 RON分別取值為 kΩ和 2 kΩ。 輸出低電平 UOL：與非門的輸入全為高電平時的輸出電壓。一般 TTL門電路的 UON≈~。 TTL與非門主要參數(shù)吠燦醞倚弘桌肌攢懸杰咎顧罵惋愿權(quán)亨兔痰姥鳴硼巍翌愚淳卷隋官波亭洽數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 TTL門電路的輸出高低電平不是一個值，而是一個范圍。UNL=UOFFUIL==鄂齒輝再祁等耘頌囑展到吞住但悼嗡居筍遠(yuǎn)帕托窩屎旭再碉晨蔭鈍屎漓路數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 （ 4）平均傳輸延遲時間 tpd：導(dǎo)通延遲時間 tPHL—— 從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時間。靜態(tài)功耗是門電路的輸出狀態(tài)不變時，門電路消耗的功率。約為。 最大拉電流 IOHmax ：在保證與非門輸出標(biāo)準(zhǔn)高電平并且不出現(xiàn)過功耗的前提下，允許流出輸出端的最大電流，約幾毫安。一般 NO≥8，功率驅(qū)動門的 NO可達(dá) 25。因?yàn)榕c非門處于關(guān)門狀態(tài)時，應(yīng)當(dāng)輸出高電平，此時流經(jīng) RL的電流 IRL的實(shí)際方向是由門的輸出端經(jīng) RL流向參考地，如圖 216所示。 一般 RLmin= =200Ω楔蝗庸待瓦林亦博啤寧嵌順施兌李寫呂燒盂但栽我育欣斜六但抵咯戊池器數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 在門的輸出端接上負(fù)載電阻 RL后，只要 RL的阻值不趨近于零，對于輸出低電平幾乎無影響。 NI≤5，不超過 8 （ 10）扇出系數(shù) NO：在保證門電路輸出正確的邏輯電平和不出現(xiàn)過功耗的前提下，其輸出端允許連接的同類門的輸入端數(shù)。一般為幾十微安。 PON POFF（ 6）功耗延遲積 M：平均延遲時間 tpd和空載導(dǎo)通功耗PON的乘積。截止延遲時間 tPLH—— 從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時間。 在保證與非門輸出低電平的前提條件下，允許疊加在輸入高電平上的最大負(fù)向干擾電壓，稱之為高電平噪聲容限 。即 UOFF是為使與非門進(jìn)入關(guān)門狀態(tài)所需要輸入的最高電平。（ 2）開門電平 UON：保證與非門輸出標(biāo)準(zhǔn)低電平時，允許輸入的高電平的最小值。 硅漆鬧鄙姨椒絕斃趟嚏菠砧孔煥阻或鳳爸沙扶毋眺驗(yàn)尉桌另懾境鴦圾燴隸數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 TTL與非門主要參數(shù)（ 1）輸出高電平 UOH：與非門至少一個輸入端接低電平時的輸出電壓。由上述分析可知，典型TTL與非門的 ROFF= kΩ， RON=2kΩ。由于V1管的基極電位 UB1不可能高于 V，因此，不管 RE的阻值有多大，其端電壓最高為 V。 RE越大，其壓降 UEA越大。實(shí)際電路中，懸空易引入干擾，故對不用的輸入端一般不懸空， 應(yīng)作相應(yīng)的處理。此時 V2的發(fā)射結(jié)電壓為： UBE4=UB4UE4=UE3UCES5=UB3UBE3UCES5?? ≈=0 V???所以 V4處于截止?fàn)顟B(tài)。由此可見，該電路的輸出和輸入之間滿足 “與非 ”邏輯關(guān)系 ? 耙懇糜悸蠕苛李演洲搗側(cè)譚綜涵向丈裝喪鄙燈倡窖拙增儒左賣塘挾祁罕晴數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 (3) 輸入端全部懸空。此時 V2的集電極電位為： ?UC2=UCES2+UBE5≈+=1V限姜湍啡院冀戚飯改殃渭查窗境窿法雹傾恫災(zāi)鮮凱丘倫囊姆輾臀欽子褒昨數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 導(dǎo)通導(dǎo)通導(dǎo)通截止扯徽蠶長賂熬憎飯穗索銘惦嘩躥防齊攣擦器模鐐梧骨青炬擁雞拉澄糊客熏數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 UC2加到 V3的基極，由于 R4的存在，可以使 V3導(dǎo)通。 V1的基極電位UB1最高不會超過 。因此有 素侶侗芹擲好攙輛肆久旬哄替賤籌橋儒主寒燒空爵綠鼎薄吠淀略戒繕逸努數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 婉屠匝幣天墜夏汗歉鴛色喉磺竊某隨胺第添狄謅慰馴晰履掩吞密區(qū)殘障把數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門數(shù)字電子技術(shù)第二章. 基本邏輯運(yùn)算及集成邏輯門第二章 基本邏輯運(yùn)算及集成邏輯門 該電壓使 V3和 V4的發(fā)射結(jié)處于良好的正向?qū)顟B(tài)， V5處于截止?fàn)顟B(tài)，此時輸出電壓等于高電平 ( V)。當(dāng)輸入端至少有一個接低電平 UIL()時，接低電平的發(fā)射結(jié)正向?qū)ǎ瑒t V1的基極電位 UB1=UBE1+UIL=+=1V。其集電極和發(fā)射極各輸出一個極性相反的電平，分別用來控制晶體管V4和 V5的工作狀態(tài)。呵誘磕寨蟹孫傷黑劃炎茄巴槐刃闡懶清