電子設(shè)計(jì)自動化實(shí)驗(yàn)報(bào)告(文件)
【正文】 VHDL 語言描述輸入法 （ 2） 掌握 VHDL 語言 （ 3） 理解 if 語句進(jìn)行描述計(jì)數(shù)器。 y=s(3)。 architecture a of pa rity_loop is signal s : std_logic_vector(0 to 3)。 entity parity_loop is port (a : in std_logic_vector(0 to 2)。 1 湖南工業(yè)大學(xué)理學(xué)院 實(shí)驗(yàn)名稱 熟悉 QuartusII 的圖形輸入法 實(shí)驗(yàn)地點(diǎn) 理學(xué)樓 210 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)成績 一、 實(shí)驗(yàn)?zāi)康募叭蝿?wù) 掌握 QuartusII 的使用方法 （ 1） 熟悉圖形輸入法 （ 2） 理解編譯方法 （ 3） 了解定時(shí)仿真 二、 實(shí)驗(yàn)內(nèi)容與步驟 （ 1）設(shè)計(jì)一個(gè)二選一數(shù)據(jù)選擇器、全加法器。 use 。 end parity_loop。 end loop。 電路圖： 4 四、實(shí)驗(yàn)結(jié)果 5 實(shí)驗(yàn)名稱 JK 觸發(fā)器的設(shè)計(jì) 實(shí)驗(yàn)地點(diǎn) 理學(xué)樓 210 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)成績 一、實(shí)驗(yàn)?zāi)康募叭蝿?wù) 掌握 QuartusII 的 VHDL 語言描述輸入法 （ 1） 掌握 VHDL 語言描述輸入法 （ 2） 掌握 VHDL 語言 二、實(shí)驗(yàn)內(nèi)容與步驟 （ 1）設(shè)計(jì)一個(gè) JK 觸發(fā)器 （ 2）根據(jù) VHDL 語言描述輸入法編譯和波形仿真。 三、實(shí)驗(yàn)電路或者實(shí)驗(yàn)源程序 源程序： （ 1） 60 進(jìn)制（分和秒） ： 10 （ 2） 十進(jìn)制 VHDL： （ 3） 六進(jìn) 制 VHDL： （ 4） 24 進(jìn)制（時(shí)）： 11 （ 4） 電子時(shí)鐘頂層文件 四、實(shí)驗(yàn)結(jié)果 12 實(shí)驗(yàn)名稱 七段數(shù)碼顯示譯碼器設(shè)計(jì) 實(shí)驗(yàn)地點(diǎn) 理學(xué)樓 210 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)成績 一、實(shí)驗(yàn)?zāi)康募叭蝿?wù) （ 1） 掌握使用并行下載程序 （ 2） 掌握數(shù)碼顯示的原理 （ 3） 掌握 FPGA 開發(fā)板的基本結(jié)構(gòu) （ 4） 設(shè)計(jì)一個(gè)能顯示 19 數(shù)字的程序，用數(shù)碼管顯示數(shù)字 二、實(shí)
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