【正文】 主宰著整個(gè) CMOS電路 。 但東芝公司將這一概念落實(shí)到單元邏輯電路 ——門(mén)電路 ， 因而產(chǎn)生了 C2MOS門(mén) 。 顯然 ， 先進(jìn)的 ?p應(yīng)用 CMOS電路來(lái)制造 。 ? 支持多種存儲(chǔ)器組織方式 。 在設(shè)計(jì)這個(gè) 8bit ALU時(shí) ， Murphy發(fā)現(xiàn) ALU這種模塊 ， 平均扇入系數(shù)很高 ， 采用全互補(bǔ)標(biāo)準(zhǔn) CMOS電路是劃不來(lái)的 。因?yàn)樗怯?jì)算地址的，不象 ALU，操作數(shù)種類(lèi)多。因?yàn)樗胸S富的指令集，有很多種尋址方式， 8bit和 16bit多種數(shù)據(jù)類(lèi)型。這兩個(gè) PLA是用 NOR—NOR方式實(shí)現(xiàn)的標(biāo)準(zhǔn)CMOS電路 。 ? 為雙操作數(shù)指令的每一個(gè)操作數(shù)提供 4種尋址方式 。 預(yù)充電 —放電邏輯 (續(xù) ) 1981年 ， Bell Labs生產(chǎn)了一種全 32bit CMOS ?p， 定名為Bellmac32。 2. 它支持 UNIX操作系統(tǒng) ， 支持虛擬存儲(chǔ)管理能力 。 6. 它支持?jǐn)?shù)據(jù)塊的操作。 9. 支持四級(jí)特權(quán)。 例如 ， 把整個(gè)芯片劃分為兩個(gè)部分 ， 取指令單元和執(zhí)行單元 。 而且芯片內(nèi)的大部分寄存器都可以通過(guò)專(zhuān)用的內(nèi)部訪問(wèn)碼來(lái)檢測(cè)與調(diào)試 。 ? 在 I/O電路方面采用圍環(huán)技術(shù) 。 ? 充分利用 P管特點(diǎn) ， 為電路設(shè)計(jì)提供靈活性 。 預(yù)充電 —放電邏輯 (續(xù) ) 最后 ， 分階段實(shí)現(xiàn) 。 ? 第二階段 ， 做一個(gè)完整的 ?p， 把 32bit的數(shù)據(jù)通道與相應(yīng)的控制邏輯做在一個(gè)硅的面包板上 。 然而 ， 它易于檢查 ， 易于模擬 ， 易于試行軟件 。 其基本思想如下：對(duì)每個(gè)門(mén)的輸出節(jié)點(diǎn)最初都預(yù)充電到邏輯 “ 1” ， 而那些產(chǎn)生布爾表達(dá)式的組合網(wǎng)絡(luò)是不使能的 。 ?采用單相時(shí)鐘 ?，通常 ? = 0為預(yù)充電期， ? = 1為邏輯取值期。 如果 N型組合邏輯塊的邏輯為假 ， 則節(jié)點(diǎn) Z到地之間就沒(méi)有通路 ， CL就無(wú)法放電 ， 于是 Z仍等于 Vdd， 仍為 “ 1”狀態(tài) 。 預(yù)充電技術(shù)中的時(shí)鐘 與 C2MOS電路中的時(shí)鐘差別？ C2MOS電路： ? = 0， P管 N管全截止，電路不工作，不計(jì)狀態(tài)，也無(wú)功耗。 預(yù)充電 —放電邏輯 (續(xù) ) C2MOS電路與預(yù)充電技術(shù)都是動(dòng)態(tài)電路 ， 都只在規(guī)定的時(shí)鐘期限內(nèi)給出有效的邏輯狀態(tài) 。 這里的靜態(tài)邏輯是全互補(bǔ)標(biāo)準(zhǔn) CMOS電路 ， N陣列有邏輯 ， P陣列也有同樣的對(duì)偶邏輯 ， P管總數(shù)同 N管總數(shù)相同 ， 共為 2k+2個(gè) 。 預(yù)充電 —放電邏輯 (續(xù) ) ? 在 預(yù)充電技術(shù)中 ， 任何時(shí)刻 ， P管與 N管中都是一通一截止 ， 故無(wú)靜態(tài)功耗 。 到這些輸入信號(hào)都已穩(wěn)定建立 ， 就等待取值時(shí)刻 （ ? = 1） 的到來(lái) 。 在預(yù)充電技術(shù)中 ， 充電與邏輯網(wǎng)絡(luò)的構(gòu)造無(wú)關(guān) ， 與輸入的各邏輯變量無(wú)關(guān) ， 任何電路都將充電到 Vdd， Z = 1為止 。 既節(jié)省了功率 ， 又節(jié)省了器件個(gè)數(shù) ， 相當(dāng)完美 。 預(yù)充電 —放電邏輯 (續(xù) ) 二相時(shí)鐘方案 假定奇數(shù)級(jí)用 ?1相，偶數(shù)級(jí)用 ?2相。這對(duì)后級(jí)的定值 又帶來(lái)影響，干擾了后級(jí)的正確定值。當(dāng)然它必須由另一個(gè)時(shí)鐘來(lái)控制。 那么 ， 對(duì)于二相方案來(lái)說(shuō) ， 第一級(jí)與第二級(jí)沒(méi)有共同的預(yù)充電期 ， 就不可能實(shí)現(xiàn)同一個(gè)輸入變量同時(shí)加到前后兩級(jí) 。 傳輸門(mén)關(guān)上， Z保持在原先狀態(tài)。 ? 前 、 后兩級(jí)應(yīng)有共同的預(yù)充電期 。 ? 根據(jù)上面提出的四條要求，可以推算出各相的要求。 3. 前后兩級(jí)確有共同的預(yù)充電期 4. 目前，還看不出有競(jìng)爭(zhēng)現(xiàn)象。 預(yù)充電 —放電邏輯 (續(xù) ) 如果時(shí)鐘脈沖的寬度占有兩個(gè)節(jié)拍 ， 那么這種四相時(shí)鐘將是錯(cuò)開(kāi)一個(gè)節(jié)拍排列的 。 2. 四級(jí)一個(gè)循環(huán)，版圖設(shè)計(jì)復(fù)雜。 多米諾邏輯（ Domino Logic） ? C2MOS電路降低了功耗 ， 但增加了 MOS管數(shù)目 ， 達(dá) 2k+2個(gè) 。 這不僅增加了時(shí)鐘發(fā)生器 ， 且又增加了如何保持同步的難題 。 多米諾邏輯 (Domino Logic)(續(xù) ) 改進(jìn)的方法： 在每個(gè)動(dòng)態(tài)電路的輸出口上配了一個(gè)靜態(tài)緩沖器作為接口 。 只有當(dāng)前級(jí)定值完成，從 1?0，經(jīng)倒相器后變?yōu)閺?0?1，釋放了后級(jí)的邏輯樹(shù)，后級(jí)才能放電定值。 顯然 ， 最后一級(jí)的定值完成所需要的時(shí)間等于前面各級(jí)延遲的總和 。 必須指出 ， 充電期不能太短 ， 它必須保證邏輯樹(shù)內(nèi)所有節(jié)點(diǎn)的寄生電容能及時(shí)充滿(mǎn) ， 保證負(fù)載電容上的電荷能及時(shí)放完 。 在預(yù)充電用的 P管旁邊 ， 再做一個(gè) P管 ， 其柵極是接地 ， 一直導(dǎo)通 ， 不斷地給寄生電容 C0充電 。為了減少這些影響，這個(gè)補(bǔ)充的 P管應(yīng)是低增益的“弱 P管” ，它的W/L較小，保持有 10?A的補(bǔ)充電流，僅僅作為平衡漏電流的作用。 正反饋對(duì)輸入電平有鎖存作用，保證 PZ節(jié)點(diǎn)在充電期能有“ 1”電平，不會(huì)漏掉。 稱(chēng)為動(dòng)態(tài)偽 NMOS電路 （ DynamicPseudoNMOS）。 它不僅增加了 MOS管的數(shù)目 ， 而且產(chǎn)生非量邏輯較為困難 。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) 特別是，產(chǎn)生異或更為困難。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) 但是，我們還必須達(dá)到前級(jí)封住后級(jí)這個(gè)目的。 Z1加在第 2級(jí)的 P管邏輯上 ， Z1=Vdd， 把 P管封住 。 然而 ， 只要第一級(jí)尚未完成定值 ， Z1還沒(méi)有從 Vdd→0， 第 2級(jí)的 P樹(shù)邏輯就不可能被釋放 ， 第 2級(jí)就不可能定值 。 只要定值時(shí)間足夠長(zhǎng)，整個(gè) N， P交替邏輯樹(shù)序列將全部定值完畢，將邏輯信息傳送到輸出端。 每一級(jí)多米諾邏輯上都可以輸出： ?凡是經(jīng)倒相器的，可以接到同類(lèi)多米諾邏輯上。 然后 ， 再考慮各種寄生現(xiàn)象的影響 。 但對(duì)多米諾邏輯而言 ， 主要問(wèn)題已逐一解決 ， 因而寄生現(xiàn)象的影響開(kāi)始突出 。 4個(gè) P管并聯(lián)，源極接 Vdd，與襯底（或阱）同電位。 邏輯樹(shù)中的寄生現(xiàn)象 (續(xù) ) 假定 N側(cè)的管子 A， B， C， D最初是截止的。 假定緊接著將 A， B， C， D一起加上激勵(lì)。 為了減少這些寄生效應(yīng) ， 應(yīng)該考慮到： 1） 在邏輯樹(shù)內(nèi)的 “ 內(nèi)部 ” 節(jié)點(diǎn)電容應(yīng)盡量小 。 4）如果為了減少硅片面積而不得不采用擴(kuò)散層到地，那么應(yīng)當(dāng)只使用于該門(mén)的輸出端上，盡量不用于內(nèi)部節(jié)點(diǎn)連接。 兩個(gè)管子的漏極結(jié)電容將與下一級(jí)的柵極電容（或輸入電容）和一些連線電容組成了本級(jí)的負(fù)載電容 CL。 邏輯樹(shù)中的寄生現(xiàn)象 (續(xù) ) P側(cè)是兩管串聯(lián)，故只有一個(gè)漏極有貢獻(xiàn)。 由此可見(jiàn)，版圖設(shè)計(jì)方面是有潛力的，只要設(shè)計(jì)得當(dāng)，可以減小輸出電容，提高電路速度。 若 Vi=0， P管導(dǎo)通， CL向 Cb轉(zhuǎn)移電荷。 3） 要確保 CL/Ca電容比達(dá)到 10:1。 如果補(bǔ)償量不大 ， 可以用自舉法 。這樣，電荷共享問(wèn)題就根本不存在了，電路速度可以很快。 在這種邏輯電路中 ， 單個(gè)電路可以產(chǎn)生多種邏輯函數(shù) ， 因而器件總數(shù)可以節(jié)省 2倍以上 ， 它取決于電路中遞歸的次數(shù) 。 如 采用靜態(tài)邏輯 : 若改為動(dòng)態(tài)電路，困難就很多。應(yīng)設(shè)法合并為一個(gè) Domino電路。 象靜態(tài)邏輯一樣，用“抽頭”的辦法，提供多種輸出函數(shù)，消除了邏輯冗余度。 對(duì)一個(gè)大型數(shù)字系統(tǒng)來(lái)講 ， 組合邏輯是必要的 ， 它負(fù)責(zé)數(shù)據(jù)加工 。 記憶元件 ?。 顯然 ， 對(duì)于一個(gè)時(shí)序的數(shù)字處理系統(tǒng) ， 其輸出是與輸入的歷史有關(guān)的 。 第十章 基本數(shù)字集成電路設(shè)計(jì) (補(bǔ)充 ) 時(shí)序邏輯電路設(shè)計(jì) 時(shí)序邏輯電路設(shè)計(jì) ?時(shí)序邏輯與組合邏輯 ？ ?前面討論過(guò)的許許多多電路都是實(shí)現(xiàn)組合邏輯的 。 電荷共享、再分配問(wèn)題日趨嚴(yán)重，也需要采用上節(jié)介紹的那種補(bǔ)充預(yù)充電的方法，將子函數(shù)也預(yù)充電。 多輸出多米諾邏輯 (續(xù) ) 用常規(guī)的 Domino動(dòng)態(tài)邏輯來(lái)分別實(shí)現(xiàn)的兩個(gè)邏輯函數(shù)。Bell Labs已經(jīng)把這種電路用于新一代高性能的 32bit的 CMOS ?p。用 ? CMOS工藝，延遲小于。 邏輯樹(shù)中的寄生現(xiàn)象 (續(xù) ) 另一個(gè)辦法是將內(nèi)部節(jié)點(diǎn)全部預(yù)充電。 4） 如果邏輯樹(shù)很大 ， “ 內(nèi)部 ” 節(jié)點(diǎn)電容很多 ， 都要共享電荷的話 ， 那么就必須人為地增加輸出電容 CL。11/LLaaLCVVCCVVCC????? 邏輯樹(shù)中的寄生現(xiàn)象 (續(xù) ) 為了克服電荷共享 、 電荷再分配等寄生現(xiàn)象： 1） 仔細(xì)安排邏輯樹(shù) ， 使這種效應(yīng)降到最小 。 C2MOS反相器電路 ??1，倒相器不工作。 邏輯樹(shù)中的寄生現(xiàn)象 (續(xù) ) N側(cè)的兩個(gè) N管共享一個(gè)漏極 . 只有二個(gè)漏極對(duì) CL有貢獻(xiàn)：一個(gè)在 P側(cè)，另一個(gè)在 N側(cè)。 輸出端 VO被連接到一個(gè) P管漏極和二個(gè) N管漏極，即有三個(gè)漏極電容對(duì) CL有貢獻(xiàn)。而且與晶體管連在一起的擴(kuò)散引線應(yīng)盡量短。 3）將加到邏輯樹(shù)的各輸入信號(hào)在時(shí)序上排隊(duì)： 把最遲到達(dá)的信號(hào)安置在靠近輸出的地方； 把先到的信號(hào)安置在靠近地的地方。隨著 A， B， C管的導(dǎo)通， C1上的電荷放掉，使得節(jié)點(diǎn) C1的電位降低， D管的體效應(yīng)減輕， D的導(dǎo)通能力就逐步增加，最后， A， B， C， D全導(dǎo)通。 然后， D管又截止，這時(shí) C1上已保存著電壓 VddVTn。 體效應(yīng)作用取決于寄生電容 C1， C2， C3。 ? 2?m NMOS工藝，增強(qiáng)型 MOS管， ?= ? 耗盡型 MOS管， ?= ? 零門(mén)限 MOS管， ? = ? ? 2?m CMOS， NWell工藝， N管 ? = ? P管 ? = ? ? ? 1 / 2T T 0 sbV V V??? 2ox sioxt qN?????? ????體效應(yīng) ：由于源極沒(méi)有接地，與襯底之間有電位差引起 造成了 MOS器件的門(mén)限電壓 VT變化 體效應(yīng)影響的大小與電路構(gòu)造和運(yùn)行狀態(tài)有關(guān)。 當(dāng)然 ， 這些寄生現(xiàn)象并不是多米諾邏輯所特有的 ， 其它動(dòng)態(tài)電路 ， 甚至靜態(tài)電路也有 。 N 型邏 輯樹(shù) P 型邏 輯樹(shù) Φ V dd Φ V dd P 樹(shù) ( Φ ) P 樹(shù) ( Φ ) N 樹(shù) ( Φ ) N 樹(shù) ( Φ ) 下一級(jí) N 樹(shù) ( Φ ) 邏輯樹(shù)中的寄生現(xiàn)象 邏輯樹(shù)是實(shí)現(xiàn)給定布爾表達(dá)式的一組傳輸門(mén) 。缺點(diǎn)也是明擺著的，由于采用了 P型邏輯樹(shù)，速度有所降低。 只要第 2級(jí)定值未完成 ， 第 3級(jí)就不可能被釋放定值 。 ? ?=1時(shí) ， 第 1級(jí)與第 3級(jí)進(jìn)入定值期 。 多米諾邏輯 (Domino Logic)的發(fā)展 (續(xù) ) ? ?=0， 第 1級(jí)與第 3級(jí)通過(guò) P管充電 ， 節(jié)點(diǎn) Z1與 Z3都充到 Vdd。 對(duì)給定的邏輯函數(shù)需要較多 的 MOS管 。 可是 ， 經(jīng)過(guò)一個(gè)倒相器 ， 又變回到邏輯表達(dá)式的原量 。 不過(guò) ， Domino電路是有缺點(diǎn)的 。 多米諾邏輯 (Domino Logic)(續(xù) ) 如果時(shí)鐘周期足夠長(zhǎng)，那么原來(lái)那個(gè)預(yù)充電 P管有可能可以省掉。 若倒相器輸入端為“ 1”電平，則輸出將是“ 0”電平， P管更導(dǎo)通，將 Vdd傳進(jìn)來(lái)，使輸入端為“ 1”。 如果低于 Vdd， 該 P管必然導(dǎo)通 ， 進(jìn)行補(bǔ)充充電 ， 使得 PZ節(jié)點(diǎn)有足夠高的預(yù)充電電壓 。 因此 ， 放電期限是有限制的 ， 即最低時(shí)鐘頻率是有限制的 。 多米諾邏輯 (Domino Logic)(續(xù) ) 在設(shè)計(jì)時(shí)鐘信號(hào)時(shí) ， 定值期限應(yīng)足夠長(zhǎng) ， 以滿(mǎn)足很長(zhǎng)的邏輯鏈的需要 。 如果前級(jí)尚未完成定值 ， 放電未放完 ， PZ節(jié)點(diǎn)上的電位較高 ， 倒相后 Z節(jié)點(diǎn)上的電壓就偏低 ，不可能釋放后級(jí)的邏輯樹(shù) ， 后級(jí)就不可能定值 。 前級(jí)的預(yù)充電不是打開(kāi)了后級(jí)的邏輯樹(shù)，而是封住了后級(jí)的邏輯樹(shù)。 改進(jìn)的目標(biāo)是： ? 要求能夠直接級(jí)聯(lián) 。但不能直接級(jí)聯(lián) ， 需用傳輸門(mén)隔離 ， 管子數(shù)增加 ， 達(dá) k+4個(gè)或 k+3個(gè) 。 實(shí)際上，與充電邏輯必須仔細(xì)設(shè)計(jì)時(shí)鐘，保證 1. 在充電期間不傳輸 2. 定值期間不充電、不取值 預(yù)充電 —放電邏輯 (續(xù) ) 一種簡(jiǎn)單而有效的改進(jìn)方法是 ，采用三個(gè)獨(dú)立設(shè)計(jì)的時(shí)鐘分別控制每一級(jí)的預(yù)充電 、 定值（ 采樣 ） 、 傳輸 （ 保持 ） 。 ?12 = ?1+?2 ?23 = ?2+?3 ?34 = ?3+?4 ?41 = ?4+?1 ?12 ?23 ?34 ?41 預(yù)充電 —放電邏輯 (續(xù) ) 四相動(dòng)態(tài)邏輯電路 缺點(diǎn)：