【正文】 ）根據(jù)任務(wù)要求確定電路各功能模塊； （ 2）寫 出設(shè)計程序； （ 3）分析時序仿真結(jié)果； （ 4）提交設(shè)計總結(jié)。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件 門電路數(shù)有限的缺點 .系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 在 集成電路設(shè)計 （特別是 超大規(guī)模集成電路 的 計算機輔助設(shè)計 ）的 電子設(shè)計自動化領(lǐng)域中， Verilog 是一種 硬件描述語言 ，可以用它來對 電子系統(tǒng) 進行描述。 2 VHDL 是由 美國國防部 主持研發(fā)的硬件描述語言，成為了第一個成為電氣電子工程師學(xué)會標(biāo)準(zhǔn)的硬件描述語言，美國政府相關(guān)的項目都是基于 VHDL；而 Verilog 由民間商業(yè)公司的私有產(chǎn)品發(fā)展為 IEEE 標(biāo)準(zhǔn)的，因此在商用領(lǐng)域的市場占有量更大，設(shè)計 人員和支持資源比 VHDL 更廣。其中， Verilog 的邏輯門級、晶體管級級電路描述能力更強， VHDL 不具備這樣低級的描述能力，但是另一方面， VHDL 的系統(tǒng)級抽象描述能力 則比 Verilog 強。 計算器是現(xiàn)代生活中長用的生活小工具，利用自己所學(xué)的知識設(shè)計一個簡易的計算器不僅具有實際價值，而且是對為期一周對 EAD 學(xué)習(xí)的運用，是對數(shù)字電路知識的運用，真正把 EDA 和數(shù)電用于實戰(zhàn)，可以鞏固對兩門功課的認識。 電路復(fù)位時 op1 和 op2 都全部清零，并且沒有操作符的輸入，即op1_add=0,op1_clear=0,op1_load=0,op2_load=0,oprand= s0，當(dāng)無按鍵時即 sc=NO 時保持 s0 原狀態(tài)不變，如果有 0 到 9 之間的數(shù)字鍵按下時電路進入狀態(tài)s1，此時 op1 不在有輸入，即 op1_add=0，直到進入狀態(tài) s2,此時便描述了從按鍵被按下到按鍵再次彈起時的全過程。其模塊電路圖如圖 25所示。amp。 7 圖 27掃描鍵盤模塊 電路全模塊連接圖 為了得到整體性的概念，我們截取了電路的全模塊連接圖，它由六個模塊組成：scankeys、 filter、 op op alu、 fsm 模塊，如圖 28所示。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 的 Quartus II 可編程邏輯 軟件 屬于第四代 PLD 開發(fā)平臺。支持 MAX7000/MAX3000 等乘積項器件 Quartus II 的其他特性 DSP Builder 新的 數(shù)字信號處 理 (DSP)支持 —— 通過系統(tǒng)控制臺，與 MATLAB的 DDR 存儲器 進行通信，并具有新的浮點功能，提高了設(shè)計效能，以及 DSP 效率。 Quartus II 的新工程向?qū)ы撁嫒鐖D 32所示。 圖 31 啟動頁面 11 圖 32 新工程向?qū)? 圖 33建立原理框圖 12 圖 34代碼輸入界面 圖 35仿真界面 電路總體電路圖 13 簡易計算器的總體電路圖如圖 36所示。 經(jīng)過一周 FPGA 的學(xué)習(xí)，我們得到了很多的收獲，老師教會了我們好多功能機的設(shè)計，編碼的創(chuàng)建過程，之前報過計算機二級培訓(xùn)班，對這樣的代碼編寫有點熟悉的感覺，但畢竟不是同一性質(zhì)的學(xué)科類型，應(yīng)用方式也不一樣，就需要對課程的深入理解，李老師的教學(xué)方式獨特，大家都 能輕松的理解，李老師教學(xué)相長，能夠深入了解學(xué)生不解之處，為大家排憂解難，很有大家的風(fēng)度，李老師總是耐心的為大家解決各種問題，一些大家經(jīng)常犯的錯誤，老師也都一一解答，李老師為人師表。 15 參考文獻 [1].夏宇聞 .甘偉《 Verilog HDL 入門》 .北京航空航 天大學(xué)出版社， [2].潘松 ， 黃繼業(yè) .《 EDA 技術(shù)實用教程》（第二版） .科學(xué)出版社， [3].焦素敏 .《 EDA 應(yīng)用技術(shù)》 .清華大學(xué)出版社， 。申老師經(jīng)常的陪伴大家也挺辛苦的，在這里感謝申老師。 圖 38仿真波形 14 4 設(shè)計總結(jié) 本次設(shè)計設(shè)計的項目是簡易計算器，結(jié)構(gòu)簡單 ,清新易懂，設(shè)計流程簡潔，作為課程設(shè)計的項目將其簡單化這樣更容易讓大家對 EDA課程， FPGA 的理解和應(yīng)用，不能對計算機有太大的要求，只是一個件的設(shè)計， 一般計算器的復(fù)雜運算還是不能處理，對計算器的復(fù)雜運算還需要對知識的深入理解和扎實的掌握，只有這樣才能完善計算器的功能。 Quartus II 的代碼輸入頁面如圖 34 所示。 增強收 發(fā)器設(shè)計和驗證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進一步提高收發(fā)器數(shù)據(jù)速率 (對于 Stratix V FPGA，高達 Gbps)。 Quartus 平臺與Cadence、 Exempla