【正文】 。然后，我們在新的圖像塊中重新執(zhí)行算法。 AdaBoost 和 SOM 神經(jīng)網(wǎng)絡可以在不同的場景中使用。但是，如果該 M M 區(qū)域并非感興趣區(qū)域，或者圖像中存在多個感興趣區(qū)域，那么處理器就需要從圖 像傳感器后續(xù)讀出的一幀或者多幀當中來獲得感興趣的區(qū)域。如圖 （ b）和（ c）所示，使用不同的采樣間隔并選取不同的圖像塊，可以獲得不同的圖像塊以滿足視覺 處理的要求。如圖 所示， 為架構 中計算核心的幾種不同工作模式。 使用 MIMD 還可以實現(xiàn)傳感器和處理器之間的流水工作。在下一幀來臨之前，最先啟動的計算簇一般已經(jīng)完成了對上一幀圖像中圖像塊的處理，因此可以流水的處理即將到來的圖像塊。寄存器類型的指令是指 MIPS 處理器進行運算的時候，兩個操作數(shù)都來自于寄存器組中， R類型的指令在三種指令類型中最為復雜。 表 指令集定義 視覺 指令集在 MIPS 指令集 的基礎上進行了部分修改，如表 所示，指令類型分為四類，分別為寄存器類型、立即數(shù)類型、 L1 類型以及 L2 類型。立即數(shù)類型指令與此類似，其中立即數(shù)長度為 16 比特。 Lane 中如 MemToReg，Broadcast， Direct， ALUSrc 等控制信號都是通過 PPU 中指令解碼器解碼廣播得到。 Lane 的 16 比特 ALU 具有完善的邏輯功能，可以完成邏輯左移，邏輯右移，加減以及一些特殊運算，可以在每 個時鐘周期該完成一次計算。對 Lane 在流水線上的優(yōu)化，有利于系統(tǒng)主頻的進一步的提高。程序的空間局部性是指某一段程序在某一時刻被執(zhí)行之后，其附近的程序段有很高的幾率在后續(xù)的執(zhí)行中被訪問。如果 Cache 中沒有存儲該數(shù)據(jù)或者指令，那么處理器再從主存中獲取需要的數(shù)據(jù)和指令。該 Cache 中每個 Block 包含 4 個字， Cache 大小為 512 字節(jié)，也就是 512/4=128 個 Block。圖 為本文所設計緩存控制器的狀態(tài)機。 圖 緩存設計 圖 緩存 器的狀態(tài)機設計 三、 項目的目標和技術指標 基于 FPGA 實現(xiàn)基于視覺芯片，針對 xx 圖像進行云判、檢測和目標定位等處理，實現(xiàn)應用演示。 圖 課題組研制的視覺芯片 圖 為該芯片針對 1000fps 幀率圖像幀，實現(xiàn)部分復雜低、中級圖像處理功能 (復數(shù)濾波器、高速地平線檢測等 )。我們 目前采用 4000張 128 128 圖像進行測試，提前將 BMP 圖像格式數(shù)據(jù)轉化為裸數(shù)據(jù)進行存儲，并對圖像進行編號。 圖 (a)為原始圖像，而圖 (b)為處理后的圖像。當前采用對128 128 圖像進行統(tǒng)一編號 1~4000。 該 會議 稱 為 “集成電路設計領域的奧林匹克 ”， 參與會議 的 不乏 Intel、 AMD、 TI、 ADI 等國際 一線 IC設計 廠商 和 國外 頂級研究機構。 四、 研究基礎 課題組 成功研制出 超高速 圖像處理視覺芯片 ，芯片版圖如圖 (a)所示，芯片封裝照片如圖 (b)所示。當處理器向緩存請求數(shù)據(jù)時，控制器進入 Compare Tag 狀態(tài)，該狀態(tài)進行Tag 比較，如果數(shù)據(jù)存在則被處理器讀走，狀態(tài)機恢復到 IDLE 狀態(tài)并等待處第 理器下一次請求。如果 Tag 值和地址高位（ 11 至 13 比特）相同并且 Valid 等于 1，那么該數(shù)據(jù)為有效數(shù)據(jù)，處理器將取走該數(shù)據(jù)。 圖 緩存示意圖 在各種緩存設計中， DirectMap 緩存設計 最為簡單，為了方便實現(xiàn)并且減少硬件資源消耗，我們使用其作為架構中的 Cache 實現(xiàn)方式。如圖 所示， Cache 為一小塊能被處理器快速訪問的存儲器，其中存儲了處理器近期訪問的程序段以及該程序段附近的程序段。所以在每個可取指的 PPU 處理器中設計了一級緩存 (Cache)，以減小不同 PPU 取指令時在指令存儲器處出現(xiàn)的沖突。每個 Lane 的操作都必須經(jīng)過取指令、指令解碼、以及執(zhí)行三級流水來，其中取指、以及解碼兩級流水線在 PPU 中完成。該方法可以快速實現(xiàn)臨近 Lane 之間的數(shù)據(jù)交互。 表 視覺芯片指令集 4. 視覺芯片的關鍵模塊設計 Lane 的設計： 如圖 所示為 視覺 架構中所采用的 Lane 設計電路圖。寄存器類型指令和立即數(shù)類型指令基本和原有 MIPS 指令集類似，但是縮短了 rs，rt 以及 rd 的比特位數(shù)，并且增加了 format 字段。從表 可以看出，立即數(shù)的最大長達為 16 位。 MIPS 指令集中包括三種指令類型，分別是 R類型， I類型以及 J類型。借助計算核心可 MIMD 工作的特點，架構采用了如圖 所示的傳感器 處理器流水處理方式來掩蓋圖像傳感器曝光和讀出的時間。比如，對于單一目標進行檢測，可以使用圖 (a)的工作模式，所有計算核心用于完成追蹤算法，于完成追蹤算法，對于多個目標的追蹤，則可以使用目標的追蹤，圖 (b)或者 (c)中的工作模式，不同的計算核心追蹤不同的目標。我們可以使用圖 中紅線所示 Z 字形掃描的方法，將圖像中的圖像塊均勻的分配到架構中的 8 個 PPU 的存儲器中，因此只需要一次圖像讀出，整個像素陣列的數(shù)據(jù)都可以被處理，而不再局限于某一個區(qū)域或者某一大小。在存儲空間允許的情況下，架構中每個 MP 或者 VP 可以處理任意大小的圖像塊。 靈活的圖像塊選取方式 ： 為解決圖像傳感器成像質量差、像素和 PE 單元之間映射方式單一的問題，較為先進的視覺芯片都采用了像素 PE 分離陣列結構。 我們提出的 架構可以通過分布式并行的方式實現(xiàn)快速準確的分類。在 本 架構中，借助 PE 之間的數(shù)據(jù)移動能力，可以高 效的實現(xiàn)塊交疊處理。圖 （ a）比較了串行與塊并行兩種處理的不同。本架構中 的 PEPPU 對應關系就是為了提高視覺芯片局部特征描述能力而提出來的。 塊并行處理時，需要執(zhí)行包括方向判斷（ Orientation Assignment），局部特征提取，塊匹配（ Block Matching）以及直方圖統(tǒng)計等多種復雜運算，因此需要更高的靈活性和復雜度。這種二維并行處理方式在完成 2D 圖像濾波、背景減除、FAST、 SIFT 特征點 ]、 LBP 算子等算法時體現(xiàn)出強大的性能。 如圖 所示，該視覺芯片 架構可完成的不同粒度的處理，其中包括像素級并