【正文】 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 2 42 XC 9500XL結(jié)構(gòu)框圖 宏單元1 ～ 18F B 1宏單元1 ～ 18F B 2宏單元1 ～ 18F B 3宏單元1 ～ 18FB NI S P 控制器FastCONNECTⅡ開關(guān)矩陣J T A G 控制器I O B54185418541854183J T A G 端口I / OI / OI / OI / O…I / OI / OI / OI / O / G C L K312 ～ 4I / O / G S RI / O / G T S注 意 ： 功 能 塊 的輸 出 直 接 驅(qū) 動(dòng) I / O 塊I / O…第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 43 XC 9500XL功能塊結(jié)構(gòu)框圖 宏單元 1宏單元 18乘積項(xiàng)分配器可 編 程 與陣 列54來自F a s t C O N N E C T Ⅱ開關(guān)矩陣F a s t C O N N E C T Ⅱ開關(guān)矩陣181818O U TP T O E接 I / O 塊81全局時(shí)鐘全局置位 / 復(fù)位 （ 1） 功能塊（ FB） 每個(gè)功能塊均由 18個(gè)獨(dú)立的宏單元構(gòu)成。 每個(gè) LAB由 16個(gè)宏單元組成 ， 多個(gè) LAB通過可編程連線陣列 PIA和全局總線連接在一起 。 乘積項(xiàng)選擇矩陣用于分配這些乘積項(xiàng)作為到或門和異或門的主要邏輯輸入 ， 以實(shí)現(xiàn)組合邏輯函數(shù) 。 在設(shè)計(jì)輸入時(shí) ， 用戶可以規(guī)定所希望的觸發(fā)器類型 。 MAX 7000的 PIA則有固定的延時(shí)。 當(dāng)三態(tài)緩沖器的控制端接地 (GND)時(shí) ， 輸出為高阻態(tài) ， 此時(shí) I/O引腳可作為專用輸入引腳使用 。 具有 ISP功能的器件在下載時(shí)無需專門的編程器 ， 可直接在已制成的系統(tǒng) (稱為目標(biāo)系統(tǒng) )中或印制板上對(duì)芯片進(jìn)行編程數(shù)據(jù)下載 。頂層圖底層圖H e a d e r 2H e a d e r 1X IL IN X 176。 但其主要的弱點(diǎn)是一次性編程 ， 不可修改 ， 故其成本相對(duì)較高 。 行與行之間是水平布線資源 。 (2） MTM技術(shù)適用于 Axcelerator、 SXA、 eX、 SX系列 ， 其基本結(jié)構(gòu)如圖 2 80 所示 。 為了增加設(shè)計(jì)的效率和性能 ， Actel進(jìn)一步將這些塊組成超簇（ 如圖 2 81所示 ） 。 R單元還可對(duì)時(shí)鐘極性編程 ， 寄存器級(jí)連時(shí)也有此特性 ， 這樣設(shè)計(jì)者進(jìn)行總體設(shè)計(jì)時(shí)綜合更加靈活 。 其邏輯功能的定義是用專用編程器 ， 根據(jù)設(shè)計(jì)實(shí)現(xiàn)所給出的數(shù)據(jù)文件 ， 對(duì)其內(nèi)部的反熔絲陣列進(jìn)行有的放矢的燒錄 ， 從而使器件一次性實(shí)現(xiàn)相應(yīng)的邏輯功能 。 。 一旦實(shí)現(xiàn)了器件的功能定義， 即使存在錯(cuò)誤， 也不能重新修改。 每個(gè) C單元都有反相功能 ， 這對(duì)先前實(shí)現(xiàn)反相功能需附加邏輯塊來說 ， 是一個(gè)有重要意義的突破 。 Actel SX系列大多具有超簇 1類型 ， 原因是設(shè)計(jì)中組合邏輯的需求多于對(duì)觸發(fā)器的需求 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 1） 基本的反熔絲 FPGA的邏輯塊 Actel將所有 C單元 （ 組合邏輯塊 ） 及 R單元 （ 寄存器邏輯塊 ）邏輯塊排列在稱為簇的水平集合塊中 。 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 2 78 邏輯功能塊陣列 輸 入 輸 出塊輸 入 輸 出塊輸入輸出塊輸入輸出塊邏 輯 單 元行通道連線第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 79 ONO互連技術(shù) 場 氧 化層反 熔 絲電 介 質(zhì)擴(kuò)散層多晶硅通 道 寬度 鎢接點(diǎn) 布線軌道無定形硅 / 電 介 質(zhì) 反熔 絲通過鎢M e t a l 3M e t a l 2M e t a lS il ic o n S u b s t r a t e圖 2 80 MTM互連技術(shù) 反熔絲 FPGA結(jié)構(gòu)使用的互連技術(shù)有兩種： ONO（ OxideNitrideOxide） 技術(shù)和 M2M（ MetalToMetal） 技術(shù) 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 反熔絲 FPGA的基本結(jié)構(gòu)與工作原理 1. 基本的反熔絲 FPGA的編程原理 Actel FPGA從其物理結(jié)構(gòu)而言與門陣列類同； 只是其芯片上已布好豐富的布線資源 ， 線與線之間可以通過融通單元的接點(diǎn)實(shí)現(xiàn)連接 ， 并由設(shè)計(jì)邏輯決定其相互之間的連接關(guān)系； 硅片的四周分布著 I/O模塊 ， I/O模塊包圍的部分是排成行狀的邏輯功能塊 。 其主要特點(diǎn)是功耗低 、 布線通路豐富 、 邏輯元胞粒度小； 其內(nèi)部有加密位 ， 可防拷貝 。 目前大多數(shù) CPLD芯片均采用 ISP編程技術(shù) 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 （ 5） 其他功能和特性 MAX 7000的其他功能和特性包括： ① 可編程速度／功率控制 ② 器件輸出特性設(shè)置 ③ 設(shè)計(jì)加密 ④ 在系統(tǒng)編程 (ISP) 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 基本的 E2PROM/Flash Memory的編程原理 在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計(jì)中 ， 針對(duì)具體目標(biāo)器件 ， 需要不同的編程方式來實(shí)現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 P I AVCC6 個(gè) 全 局 輸出 使 能 信 號(hào)G N D漏 極 開 路控 制電 壓 擺 率控 制到 P I A快 速 輸 出到宏 單 元 寄存 器去其他 I / O 引腳來 自 宏 單元 圖 2 – 54 為 I/O控制塊的結(jié)構(gòu)圖 （ 4） I/O控制塊 I/O控制塊允許每個(gè) I/O引腳單獨(dú)地配置為輸入 、 輸出和雙向工作方式 。 PIA能夠把器件中任何信號(hào)源連到其目的地。 每個(gè)宏單元的觸發(fā)器可以單獨(dú)地編程為具有可編程時(shí)鐘控制的 D、 T、 JK或 SR觸發(fā)器 。 宏單元的結(jié)構(gòu)如圖 2 36所示 。 2） Altera MAX 7000系列器件的結(jié)構(gòu)原理 從結(jié)構(gòu)上看 ， MAX 7000器件包括下面幾個(gè)部分： （ 1） 邏輯陣列塊 LAB(Logic Array Blocks)； （ 2） 宏單元 (Macrocells)； （ 3） 擴(kuò)展乘積項(xiàng) (共享和并聯(lián) )(Expander Product Terms)； （ 4） 可編程連線陣列 PIA(Programmable Interconnect Array)； （ 5） I/O控制塊 (I/O Control Blocks)。 XC 9500系列 CPLD共分為 V、 V和 V三種系列 。D=f1+f2 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 典型的 EPROM/E2PROM/Flash Memory CPLD產(chǎn)品 1. Xilinx XC 9500系列 CPLD 1） 概述 XC 9500系列 CPLD采用了 ISP技術(shù) 。D=A 并聯(lián)擴(kuò)展項(xiàng)允許多達(dá) 20個(gè)乘積項(xiàng)直接饋送到宏單元的或邏輯 ， 其中 5個(gè)乘積項(xiàng)是由宏單元本身提供的 ， 15個(gè)并聯(lián)擴(kuò)展項(xiàng)是由 LAB中鄰近宏單元提供的 。 共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng) ， 并將它們反相后反饋到邏輯陣列 ， 便于集中使用 。 宏單元是 PLD的最基本元胞 ， 由它來實(shí)現(xiàn)基本的邏輯功能 。 (1) 載入 CFGIN指令進(jìn)入邊界掃描指令寄存器 (IR)， 并進(jìn)入移位數(shù)據(jù)寄存器 (SDR)； (2) 將標(biāo)準(zhǔn)配置數(shù)據(jù)串移至 TDI端 ， 并回到測試運(yùn)行閑置 (RTI)狀態(tài)； (3) 載入 RSTA