【正文】 增余漢明碼的校驗(yàn)子。 系統(tǒng)工作框圖 15 圖 系統(tǒng)工作框圖 功能模塊的功能介紹 ： 完成對(duì)輸入 4位預(yù)編碼數(shù)據(jù)的編碼過(guò)程，產(chǎn)生對(duì)應(yīng)的 8位漢明碼； ： 完成對(duì)輸入 8位待校驗(yàn)數(shù)據(jù)的譯碼過(guò)程，產(chǎn)生對(duì)應(yīng)的 4位信息源碼，并給出錯(cuò)位指示； ： 對(duì)整體系統(tǒng)的編碼、譯碼、讀編碼數(shù)據(jù)、讀譯碼數(shù)據(jù) 的功能的整體設(shè)計(jì) 。) then p0 = datain(0) XOR datain(1) XOR datain(2)。 if(clk39。 L(3 DOWNTO 0) = datain(3 DOWNTO 0)。 end if。 signal one1:std_logic。 BEGIN if (en=39。 syndrome(2) := hamin(0) XOR hamin(2) XOR hamin(3) XOR hamin(6)。 one1 = 39。 dat(3 DOWNTO 0) = hamin(3 DOWNTO 0)。039。039。 WHEN 101 = dat(1) = NOT hamin(1)。 dat(3) = hamin(3)。 END CASE。039。139。event and clk=39。 req=req1。 ne=39。 req=39。 END ver1。)THEN S1=D(3 DOWNTO 0)。END ONE 19 圖 特殊寄 存器波形圖 說(shuō)明：輸入為 8 位數(shù)據(jù) D，特殊寄存器是將其寄存成兩個(gè) 4 位的 S S2. architecture one of xulie is signal q: INTEGER RANGE 0 TO 8。139。139。 when 1=if din=p(6) then q=2。else q=0。end if。 when 5=if din=p(2) then q=6。else q=0。end if。 end process。139。 else result=39。 end one； 20 圖 序列檢測(cè)器波形圖 說(shuō)明：通過(guò) en 控制，當(dāng) clk 上升沿時(shí)檢測(cè)數(shù)據(jù) 頂層模塊 圖 頂層模塊設(shè)計(jì)圖 21 圖 頂層模塊波形圖 實(shí)驗(yàn)說(shuō)明：實(shí)驗(yàn) 通過(guò) enc_en 控制編碼器編碼，當(dāng) enc_en 為高電平， clk 上升沿時(shí)開(kāi)始編碼，并通過(guò) dec_en 控制譯碼器譯碼，當(dāng) dec_en 為高電平， clk 為上升沿時(shí)，開(kāi)始譯碼，譯碼則是將 enc_h 和 enc_l 兩個(gè)漢明碼編碼的高低四位進(jìn)行譯碼，通過(guò)譯碼結(jié)果與寄存器輸入數(shù)據(jù)進(jìn)行校對(duì)，當(dāng)校對(duì)正確是則 right 為高電平，當(dāng)有一個(gè)錯(cuò)誤時(shí)，則 onef 為高電平（其輸出數(shù)據(jù)是經(jīng)過(guò)漢明碼改正后的數(shù)據(jù)），并當(dāng)有兩個(gè)錯(cuò)誤時(shí)，則 chongfa 為高電平，并將數(shù)據(jù)進(jìn)行重發(fā)。 我們通過(guò) QuartusII系列的軟件的學(xué)習(xí)，初步掌握了基于 FPGA 的設(shè)計(jì)及其應(yīng)用，并且得到老師的傾心指導(dǎo)，獲益頗多，相信 對(duì)以后的學(xué)習(xí)和研究相關(guān)的知識(shí)會(huì)有很大的幫助。 6 實(shí)驗(yàn)總結(jié) 22 通過(guò)對(duì)本次創(chuàng)新實(shí)驗(yàn)的學(xué)習(xí)，我對(duì) EDA 電子設(shè)計(jì)有了全新的認(rèn)識(shí)，了解了FPGA 是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 end if。039。139。 end case。 when 7=if din=p(0) then q=8。end if。else q=0。 when 3=if din=p(4) then q=4。end if。else q=0。 elsif clk39。 begin p(7 downto 0)=11010011。 END IF。EVENT AND CLK=39。 end if。 one=39。 18 end if。)then ne=ne1。 END IF。039。039。 WHEN 111 = dat(3) = NOT hamin(3)。 dat(3 DOWNTO 2) = hamin(3 DOWNTO 2)。 WHEN 011 = dat(0) = NOT hamin(0)。139。139。 req1 = 39。 IF (syndrome = 0000) THEN no errors ne1 = 39。) then syndrome(0) := hamin(0) XOR hamin(1) XOR hamin(2) XOR hamin(3) XOR hamin(4) XOR hamin(5) XOR 17 hamin(6) XOR hamin(7)。 signal dat:std_logic_vector(3 DOWNTO 0)。 end ver2。 else L=ZZZZ。139。 p2 = datain(0) XOR datain(2) XOR datain(3)。 BEGIN process(clk,en,datain) begin if(en=39。 表 (8,4)漢明碼校驗(yàn)參數(shù) 錯(cuò)位 S1 S2 S3 S4 錯(cuò)位 S1 S2 S3 S4 1 0 1 1 1 5 1 0 0 1 2 1 0 1 1 6 0 1 0 1 3 1 1 0 1 7 0 0 1 1 4 1 1 1 1 8 0 0 0 1 3 系統(tǒng)分析及總體設(shè)計(jì) 根據(jù)編碼和譯碼的需要，選擇編碼模塊和譯碼模塊 ，編碼時(shí)，將要編碼的數(shù)據(jù)（ 4位二進(jìn)制）輸入到編碼模塊的輸入端，使能端置于有效位，則在編碼模塊的輸出端即可得到編譯碼（ 8 位二進(jìn)制）。X7=X1+X2+X4。同時(shí)，實(shí)現(xiàn)了設(shè)計(jì)成品的芯片化，將其功能集成在芯片之上，擺脫了過(guò)去用實(shí)際邏輯和模擬電路來(lái)實(shí)現(xiàn)設(shè)計(jì)的傳統(tǒng)約束，功能的集成也提高了芯片資源的利用率。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 （ 4） 獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān) 設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器