【正文】 字節(jié)后面都必須它收到最后一個(gè)數(shù)據(jù)字節(jié)后，必須向從機(jī)發(fā)出一個(gè)結(jié)束傳送的信號(hào)。 I2C 總線上傳送的數(shù)據(jù)信號(hào)是廣義的，既包括地址信號(hào)，又包括真正的數(shù)據(jù)信號(hào)。典型的 I2C 通信方式下圖所示。 通過分析可知， 由于 FPGA 不具備 I2C 接口，在設(shè)計(jì)過程中我們必須保證 FPGA 不斷對(duì)通信總線進(jìn)行掃描，而且每個(gè)周期內(nèi)掃描兩次。 至此，針對(duì)溫度采集所面臨的問題基本得以解決。 enable : in std_logic。 Din : in std_logic_vector(7 downto 0)。 i2c signals SCL : inout std_logic。 50MHz nReset : in std_logic。 error : out std_logic。 上面兩段代碼表示 AD7416模塊的接口定義。 轉(zhuǎn)換結(jié)束后， EOC 變?yōu)楦唠娖?，此時(shí)外部可以控制 OE 由低電平變?yōu)楦唠娖剑M(jìn)入有效輸出階段。 when st1=next_state=st2。 ELSE next_state=st2。 when OTHERS = next_state=st0。此種通信方式比較簡單，并且 FPGA 的IO 口也支持此種通信協(xié)議。在第 節(jié)我們已經(jīng)對(duì) LCD12232 進(jìn)行了初步的探討，線面我們將深入的對(duì) LCD12232 進(jìn)行分析。下面給出了本次設(shè)計(jì)中使用到的 SED1520 芯片的指令集。頁地址為 B8H 到 BBH，列地址從 00H 到 4FH。值得注意的是列地址指針在每次操作后都會(huì)自加 1，這使我們的設(shè)計(jì)難度下降了許多。其顯示方法為，先顯示高位寄存器，再顯 示低位寄存器（針對(duì)同一列）。因此只需將其數(shù)據(jù)總線與 FPGA 的 IO 相連即可進(jìn)行數(shù)據(jù)傳遞。 （ 3）通過使能信號(hào)選中左半屏（由主 SED1520控制），將已產(chǎn)生的字模送往顯示寄存器。 CLK 50M AD7416 : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 RW, A0 : OUT STD_LOGIC。 從代碼我們看出， LCD12232 控制模塊的任務(wù)是接收 AD741 ADC080串口的數(shù)據(jù)，控制 LCD 的工作狀態(tài)，顯示待顯示的數(shù)據(jù)。雖然目前大部分處理器芯片中都集成了 UART，但是一般 FPGA 芯片卻沒有這個(gè)特點(diǎn) [16]，所以使用 FPGA 作為處理器可以有兩個(gè)選擇 ，第一個(gè)選擇是使用 UART 芯片進(jìn)行串并轉(zhuǎn)換，第二個(gè)選擇是在 FPGA 內(nèi)部實(shí)現(xiàn) UART 功能。芯片 MAX232[17]是由 MAXIM 公司生產(chǎn)的，包含兩路接收器和驅(qū)動(dòng)器的 IC 芯片。由于 RS232 規(guī)定規(guī)定最大負(fù)載電容為 2200pF，這個(gè)電容限制了傳送距離和傳送速度。 首先，我們先簡要 UART 的原理 [18]： UART 主要有 UART 內(nèi)核、信號(hào)監(jiān)測器、移位寄存 器、波特率發(fā)生器、計(jì)數(shù)器、總線選擇器和奇偶校驗(yàn)器總共 7 個(gè)模塊組成，如圖 所示： 20 圖 UART 原理圖 然后我們簡要介紹 UART 的工作流程。首先 UART 內(nèi)核會(huì)重置波特率發(fā)生器和移位寄存器，并且設(shè)置移位寄存器的工作模式為波特率模式，以準(zhǔn)備接收數(shù)據(jù)。 RS232 串行數(shù)據(jù)線包括一條數(shù)據(jù) PC傳輸數(shù)據(jù)的 TXD線和 FPGA接收數(shù)據(jù)的 RXD線。PC TXD GND FPGA RXD GND 21 信息傳輸可隨時(shí)地或間斷地進(jìn)行，不受時(shí)間的限制。幀與幀之間用高 電平分開。 部分代碼如下所示： ENTITY UART IS PORT ( CLK : IN STD_LOGIC。 COM_TRANSMIT : OUT STD_LOGIC。最后我們將接收到的數(shù)據(jù)發(fā)往 LCD或者 LED 顯示。 22 FPGA 調(diào)試簡介 在 FPGA 硬件語言設(shè)計(jì)完成之后需要對(duì)其進(jìn)行仿真與調(diào)試，成功之后才能制板。后者是指驗(yàn)證平臺(tái)，它通過編寫代碼，對(duì)輸入產(chǎn)生預(yù)定的激勵(lì)，然后有選擇的觀察輸出，并可以驗(yàn)證輸出是否符合設(shè)計(jì)要求。模塊圖如圖 所示。因而，我們?cè)谶@里仿真是正確的。模塊圖如圖 所示。模擬采樣周期約 100μ s。綜上所述， ADC0809 監(jiān)測電壓模塊設(shè)計(jì)正確。圖中， CLK 為系統(tǒng)時(shí)鐘， E1 為主 SED1520（ LCD12232 左半屏控制器）驅(qū)動(dòng) 25 信號(hào)， RW 為讀寫使能信號(hào)，低電平為寫狀態(tài)。根據(jù) 節(jié)的指令集描述我們可以看出，前 5 條指令的作用是初始化 SED1520，后三條指令的作用是選定第三頁，第一行，第一列的顯示寄存器。 UART 串口模塊仿真與調(diào)試結(jié)果 將 節(jié)所設(shè)計(jì)的模塊代碼通過 Quartus II 軟件進(jìn)行編譯，順利 通過編譯后生成模塊圖。 圖 串口調(diào)試界面 26 頂層設(shè)計(jì)仿真與調(diào)試結(jié)果 系統(tǒng)頂層設(shè)計(jì)圖如下所示： 圖 頂層設(shè)計(jì)示意圖 在第二節(jié)我們?cè)?jīng)對(duì)系統(tǒng)所應(yīng)實(shí)現(xiàn)的目標(biāo)進(jìn)行了討論，從底層設(shè)計(jì)的示意圖我們可以看出，之前我們所設(shè)計(jì)顯示模塊，溫度控制模塊，串行通信模塊，電壓監(jiān)測模塊等均在頂層設(shè)計(jì)中得到實(shí)現(xiàn)。因此在硬件設(shè)計(jì)時(shí)，將串口通信的結(jié)果通過 8 個(gè)發(fā)光二極管來輔助顯示，以此來實(shí)現(xiàn)最初的設(shè)定目標(biāo)。這表明我們的設(shè)計(jì)還能夠進(jìn)一步進(jìn)行優(yōu)化，使設(shè)計(jì)的功能能夠進(jìn)一步強(qiáng)化，占用資源卻進(jìn)一 27 步減小。 28 系統(tǒng)實(shí)現(xiàn) 在完成系統(tǒng)的硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，并 在仿真，調(diào)試正確后就可以進(jìn)行投板制作了。 硬件電路在焊接無誤的情況下，在系統(tǒng)上電后，使用數(shù)字萬用表以及示波器檢測芯片各引腳信號(hào)的準(zhǔn)確性，檢查電源輸入插口，電 壓轉(zhuǎn)換芯片 MAX232 以及 FPGA各引腳的電壓。將上述兩處錯(cuò)誤糾正后，再次檢查無誤。通過 Altera 數(shù)據(jù)手冊(cè)提供的關(guān)于Quartusll JTAG 配置步驟將編譯并且仿真 好的程序代碼文件通過 JTAG 接口燒寫進(jìn)FPGA 的 SRAM 中．這里不是先將程序燒寫迸配置芯片 EPCS4，目的是為了防止程序不能達(dá)到預(yù)期的目的時(shí)，方便在線調(diào)試（ CPLD 具有帶電擦寫功能，因此 CPLD 同樣具備此優(yōu)勢）。或者說，它所監(jiān)測的溫度實(shí)際上是開發(fā)板表面溫度。 隨后進(jìn)行了電壓采集測試。測試結(jié)果良好 ，基本達(dá)到要求。首先經(jīng)過 FPGA 的模塊設(shè)計(jì)，并對(duì)軟件進(jìn)行了仿真，在仿真平臺(tái)上實(shí)現(xiàn)了預(yù)期的溫度、電壓采集和異步串行通信的目標(biāo)。其精度為 攝氏度，符合本課題的設(shè)計(jì)需求。 (5) 通過 節(jié)的分析我們知道目前系統(tǒng) 占用了比較多的 IO 口，而底層的邏輯門電路則占用了 87%。設(shè)計(jì)異步串行通信模塊，實(shí)現(xiàn) FPGA 與上位機(jī)的通訊。在系統(tǒng)速率和穩(wěn)定性方面仍需改進(jìn)。并且隨著科技的發(fā)展，新傳感器的發(fā)明，新技術(shù)的應(yīng)用，在數(shù)據(jù)采集控制上，也一定會(huì)有新的創(chuàng)新出現(xiàn)。 作為一個(gè)本科生，由于經(jīng)驗(yàn)的匱乏， 在設(shè)計(jì)中存在著 許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起 學(xué)習(xí) 的同學(xué)們的支持，想要完成這個(gè)設(shè)計(jì)是難以想象的。除了敬佩 柴 老師 深厚 的專業(yè)水平外，他 那 治學(xué)嚴(yán)謹(jǐn) 、 科學(xué)研究的精神 和那做事認(rèn)真、負(fù)責(zé)的態(tài)度都 是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。 最后 我要 感謝 測光 學(xué)院和我的母校 — 南昌航空 大學(xué) ， 四年來對(duì)我的大力栽培。相信沒有他 悉心的指導(dǎo)在硬件設(shè)計(jì)上，我的工作也不會(huì)如此順利。 雖然柴 老師平日里工作繁多，但是 在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從 選題 到查閱資料， 從 設(shè)計(jì)草案的確定和修改 、 中期檢查 、 后期詳細(xì)設(shè)計(jì) 到 裝配草圖等整個(gè)過程都給予了我悉心的指導(dǎo)。在接下來的時(shí)間里，作者將會(huì)對(duì)系統(tǒng)做出相應(yīng)的改進(jìn)，使設(shè)計(jì)更加可靠，穩(wěn)定。由于 FPGA 存在的軟件修改優(yōu)勢，可以在對(duì)硬件電路做出極小改動(dòng)的情況下完成新的設(shè)計(jì)，因此本系統(tǒng)在工業(yè)上具備一定的使用價(jià)值。部分模塊的任務(wù)還需要進(jìn)步的改善。 本設(shè)計(jì)目前完成的任務(wù)是完成對(duì)溫度采集芯片 AD7416 的以及數(shù)模轉(zhuǎn)換芯片ADC0809 的調(diào)試。 (3) FPGA 的配置方式使得系統(tǒng)軟件可以在線修改，這樣的好處就是可以對(duì)整個(gè)系統(tǒng)重新進(jìn)行配置或者進(jìn)行功能拓展，如果在將來有些需要增加的功能就不需要進(jìn)行硬件方面的改動(dòng)，只需要軟件修改即可。最后完成實(shí)際電路實(shí)現(xiàn)，通過采集的結(jié)果和系統(tǒng)板的運(yùn)行情況表明，所設(shè)計(jì)的系統(tǒng)能夠滿足本課題的要求，由于時(shí)間的限制以及本人水平限制，在此并沒有完成對(duì)系統(tǒng)的優(yōu)化和串行通信顯示調(diào)試，由于系統(tǒng)在設(shè)計(jì)初已經(jīng)規(guī)劃好各芯片引腳，后續(xù)的工作只需要在 FPGA 軟件上增加控制模塊，也就是只需在軟件上進(jìn)行擴(kuò)展而不需要進(jìn)行硬件方面的改動(dòng)。分析結(jié)果顯示，系統(tǒng)工作正常，采樣結(jié)果基本正確。經(jīng)過測試發(fā)現(xiàn)，萬用表測量值與系統(tǒng)采樣電壓值基本相同，但系統(tǒng)采樣頻率響應(yīng)比較慢，影響了數(shù)據(jù)的采樣輸出，但是采樣的結(jié)果是正確的。將手貼近 AD7416，我們發(fā)現(xiàn)溫度會(huì)很快上升（通過 LED 監(jiān)測）。通過觀察我們發(fā)現(xiàn)，我們采集得到的溫度與室溫（ 25 攝氏度）存在偏差。經(jīng)過測試， FPGA 功能良好。通過檢測后發(fā)現(xiàn)， MAX232 芯片輸出異常。 在系統(tǒng)上電之前，要進(jìn)行最基本的檢測，檢查是否存在有虛焊、電路等情況。 圖 頂層設(shè)計(jì)綜合結(jié)果 本章小結(jié) 本章完成了對(duì) FPGA 各模塊包括頂層設(shè)計(jì)的綜合仿真，并將各模塊連同頂層模塊下載測試。綜合器綜合的結(jié)果如圖 所示。分析其原因，在于針對(duì)溫度和電壓的顯示，其周期相對(duì)較長，刷新頻率只需設(shè)定在 2Hz。 圖 UART 串行通信模塊 由于串口通信須借助串口調(diào)試工具進(jìn)行調(diào)試，而非系統(tǒng)仿真，因此針對(duì) UART 串口通信的仿真在此不做展示。將編寫的程序下載至開發(fā)板，可以發(fā)現(xiàn)LCD12232 可以成功顯示預(yù)先存入的測試數(shù)據(jù)。 A0 低電平表示寫指令，高電平表示寫數(shù)據(jù)。模塊圖如圖 所示。將程序下載到開發(fā)板后發(fā)現(xiàn)，系統(tǒng)工作正常，可以正確顯示 ADC0809 所監(jiān)測的電壓值。 24 控制 ADC0809 狀態(tài)改變的狀態(tài)字 ALE、 OE、 START 信號(hào)，隨 ADC0809 周期周期的發(fā)生改變。由此我們可以判斷，溫度控制模塊設(shè)計(jì)成功。 ERROR、 WARNING 和 I2C_OTI 信號(hào)為系統(tǒng)告警信號(hào)，低電平表示系統(tǒng)安全工作。并通過仿真來驗(yàn)證我們?cè)诘谌?jié)所設(shè)計(jì)模塊的正確性。仿真采用嵌入在軟件中的 SignalTap II。按照要求完成了 系統(tǒng)各個(gè)模塊的設(shè)計(jì)，包括：溫度控制模塊、 ADC0809 監(jiān)測電壓模塊、串口通信模塊 ,LCD 顯示等。 END UART。 COM_RECEIVE : IN STD_LOGIC。傳送與接受的雙方設(shè)定好同樣的傳輸位數(shù)，直到 1個(gè)數(shù)據(jù)位送完以后，送停止位。異步通訊方式規(guī)定了傳輸格式，都以相同的幀格式傳送。FPGA 與 PC 機(jī)的通訊框圖如圖 所示。數(shù)據(jù)發(fā)送過程可以用 4 個(gè)狀態(tài)來實(shí)現(xiàn)，即空閑、加載、發(fā)送和發(fā)送完成，其中的空閑狀態(tài)就是 UART 內(nèi)核復(fù)位后的空閑狀態(tài)，和上面介紹的數(shù)據(jù)接收過程的空閑狀態(tài)一致。接收過程指的是 UART 監(jiān)測到 RS232 總線上的數(shù)據(jù)，順序讀取串行數(shù)據(jù)并且將其輸出給 C