【正文】 采用 UART 串口傳輸方式，故可直接與 FPGA 通訊。其原理圖如圖 所示。 START OE EOC D7D0 圖 ADC0809 與 FPGA 原理圖 圖中， D7~D0 是 ADC0809 的 8 位數(shù)據(jù)總線， START 為啟動(dòng)數(shù)模轉(zhuǎn)換信號(hào)，高電平時(shí)有效。 OE 為 輸出使能信號(hào)，當(dāng)其為高電平時(shí)，將轉(zhuǎn)換好的數(shù)據(jù)傳入 8 位數(shù)據(jù)總線。 EOC 為狀態(tài)信號(hào)，低電平表示轉(zhuǎn)換結(jié)束。 (3) 與 LCD12232 接口設(shè)計(jì) 本次設(shè)計(jì)采用深圳駿顯科技生產(chǎn)的 LCD12232C 型液晶，由兩片 SED1520 芯片控制。因而 LCD 的電路特性與實(shí)際上就是 SED1520 的電路特性。 SED1520 的主要特性有：具有液晶顯示驅(qū)動(dòng)器， 16 路行驅(qū)動(dòng)輸出，級(jí)聯(lián)可實(shí)現(xiàn) 32 路行輸出；具有 61路列驅(qū)動(dòng)輸出，可通過級(jí)聯(lián)實(shí)現(xiàn) 122 路列驅(qū)動(dòng)輸出；內(nèi)置時(shí)序發(fā)生器，可產(chǎn)生占空比為 1/16 和 1/32 兩者種；內(nèi)置顯示存儲(chǔ)器，顯示存儲(chǔ)器 內(nèi)的數(shù)據(jù)直接顯示。實(shí)現(xiàn) FPGA與 SED1520 數(shù)據(jù)連接關(guān)鍵在于如何將數(shù)據(jù)存入存儲(chǔ)器。因而我們就必須了解SED1520 的指令代碼，并通過 FPGA 產(chǎn)生相應(yīng)的信號(hào)，實(shí)現(xiàn)與 SED1520 的通信。 Adc0809 EPM1270 7 圖 LCD12232 接口電路 （ 4） FPGA 配置接口設(shè)計(jì) FPGA 有三類配置下載方式 [11]：主動(dòng)配置方式 (As)和被動(dòng)配置方式 (PS)和最常用的 (JTAG)配置方式。 AS 方式是由 FPGA 引導(dǎo)配置操作過程，就是本設(shè)計(jì)中所利用到的配置方式， FPGA 處于主動(dòng)地位，上電后 FPGA 引導(dǎo) FPGA 配置芯片 EPCS4 將存儲(chǔ)的程序加載給 FPGA，而不需要外部計(jì)算機(jī)或控制器進(jìn)行配置。 PS 方式則是指由外部計(jì)算機(jī)或控制器配置過程，通常是通過加強(qiáng)型配置器件 (EPCI6， EPC8 等 )來完成，但是這種配置方式成本較高，并且電路也較為復(fù)雜，在此并不在選擇范圍之內(nèi)。還有一種就是 JTAG 配置， JTAG 接口是一個(gè)業(yè)界標(biāo)準(zhǔn)，主要用于芯片測試等功能，使用 . 1149． 1 聯(lián)合邊界掃描接口引腳，可以使用 Altera 下載電纜來完成。針對前兩者（ AS和 PS 模式）而言，都需要配置芯片輔助 FPGA。并且兩者都存在這一定的模式缺陷，即不能在線調(diào)試，而 JTAG 模式可以在線調(diào)試。一般在即使程序仿真正確后，燒寫到芯片里面也未必能出來正確的結(jié)果，有了在線調(diào)試功能，就可以在修改的過程中觀察相應(yīng)的結(jié)果變化。而且本次設(shè)計(jì)所使用的低成本 FPGA，具有數(shù)據(jù)掉電保存功能，即系統(tǒng)掉電以后，已下載到 FPGA 中的工程并不會(huì)丟失。綜合上述原因，我們在此選用JTAG 配置模式。其接口電路如圖 所示。 8 圖 JTAG配置電路 （ 5） RS232 接口電路設(shè)計(jì) 采用 RS232 串行通信標(biāo)準(zhǔn) [12]實(shí)現(xiàn)接收上位機(jī)的控制數(shù)據(jù)包，實(shí)現(xiàn)上位機(jī)與 FPGA通訊。之所以選擇串行通信，是由于串行通 信結(jié)構(gòu)簡單，可靠性高，并且成本較低。采用串行通信協(xié)議可以降低 FPGA 與上位機(jī)通訊設(shè)計(jì)的難度，提高系統(tǒng)的可靠性。RS232 協(xié)議的信號(hào)電平必須在177。 (515)v 之間，數(shù)據(jù)信號(hào)的邏輯電平“ l電平必須低于 3V，邏輯電平“ 0”必須高于 +3V?？梢?RS232 接口標(biāo)準(zhǔn)采用的是負(fù)邏輯，其邏輯電平和 TTL 電平不一樣，不能兼容，所以必須進(jìn)行電平轉(zhuǎn)換，在此選用的電平轉(zhuǎn)換芯片為 MAX3232，其電路圖如圖 所示： 圖 RS232 接口電路 9 供電電源電路設(shè)計(jì) 系統(tǒng)所需電源為 7V， 5V， 。 7V 為電源轉(zhuǎn)換電路的 供電電壓。 5V 為 LCD12232，MAX232 的驅(qū)動(dòng)電壓。 為電路其他部分的通用電壓（ RS232 除外）。在本次設(shè)計(jì)中，采用自行設(shè)計(jì)的 AC_DC 三路輸出電源， 220V 交流輸入，得到 7V， +， 三路輸出。圖 為系統(tǒng)供電電路。 圖 系統(tǒng)供電電源電路 本章小結(jié) 本章根據(jù)系統(tǒng)的制定方案，完成了系統(tǒng)的硬件設(shè)計(jì)，如 FPGA 接口電路，系統(tǒng)供電電路，輔助電源的設(shè)計(jì)。并按照要求制作了 PCB 板，手工制作出了完整的硬件電路。并上電測試成功。 10 3. 系統(tǒng)的軟件設(shè)計(jì) 設(shè)計(jì)平臺(tái) Quartus II 簡介 軟件設(shè)計(jì)的平臺(tái)是 Altera 公司的 Quartus II 開發(fā)系統(tǒng)， Quartus II[13]是綜合性的 PLD 開發(fā)軟件，支持原理圖，各種硬件描述語言以及多種設(shè)計(jì)輸入形式，自身帶有綜合器和仿真器，可以完成從硬件設(shè)計(jì)，軟件設(shè)計(jì)，仿真到硬件配置的完整設(shè)計(jì)流程。Quartus II 同時(shí)支持 Altera 公司的 IP 核，包含了各種宏功能模塊庫，使用戶可以直接利用已經(jīng)經(jīng)過編譯的成熟模塊，如本設(shè)計(jì)中用到的雙口 RAM 模塊，簡化了設(shè)計(jì)中的復(fù)雜性，并且可以縮短設(shè)計(jì)的周期。 Quartus II 的設(shè)計(jì)輸入方法有很多種，可以靈活的運(yùn)用，主要方法有三種，簡要介紹如下：第一種方法就是原理圖輸入法，這種方法是最為直接的方法，由用 Quartus II 提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入。為提高效率，采用這種方法輸入的時(shí)候應(yīng)采用自頂向下邏輯分塊，即把大規(guī)模的電路劃分成若干小塊的方法。一般如果對系統(tǒng)了解很深，并且系統(tǒng)速率的要求較高，或這系統(tǒng)中如果時(shí)間特性要求較高，就可以采用這種方法。原理圖輸入的缺點(diǎn)雖然仿真容易但是效率很低，但是這樣的方法便于信號(hào)觀察以及電路的調(diào)整，看起來也很直觀。第二種方法就是硬件描述語言輸入： Quartus II 支持多種硬件描述。描述語言的優(yōu)點(diǎn)是效率高，結(jié)果也容易仿真，信號(hào)觀察也較方便。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路。對于大量的規(guī)范的、易于用語言描述、易于綜合的電路可以采用這種輸入方法。第三種方法網(wǎng)表輸入：對在其它軟件系統(tǒng)上設(shè)計(jì)的電路，可以采用這種方法，而不必重新進(jìn)行輸入。 Quartus II 可以接受的網(wǎng)表有EDIF 格式、 VHDL 格式及 Verilog 格式等。采用這種方法的優(yōu)點(diǎn)是充分利用了現(xiàn)有成熟的設(shè)計(jì)資源，但對于這種方法得到的電路，不宜于仿真時(shí)信號(hào)的觀測，給仿真帶 來一定的困難?，F(xiàn)實(shí)中為了保證設(shè)計(jì)的效率，功能的完整往往采用多種方法相結(jié)合的方式，而不是拘泥于某一種，例如本設(shè)計(jì)中就是利用前兩種方法相結(jié)合，在利用QuartusII 自身提供的相關(guān)模塊基礎(chǔ)上自行設(shè)計(jì)其他模塊。這樣就可以提高設(shè)計(jì)的速度和整個(gè) FPGA 模塊的準(zhǔn)確度。 溫度控制模塊 系統(tǒng)所用溫度采集芯片是 AD7416。此芯片是 8 腳貼片式封裝，由第二節(jié)可知，其 2 腳為遵循 I2C 通信協(xié)議的串行信號(hào)、時(shí)鐘總線， 7 腳為數(shù)據(jù)輸入線。 溫度測量方法是在不同的電流下測量當(dāng)前 VBE的變化。如圖 所示。 ΔVBE=KT/ln(N) 式中， K 是波爾茲曼常數(shù)， q 是電子電荷（ 10－ 19庫侖）， T 是絕對溫度， N 是電 11 流比 。 圖 AD7416 溫度測量電路 通過 FPGA 控制 AD7416，需如下幾個(gè)步驟 [14]： （ 1）首先 FPGA 向 AD7416 發(fā)送初始化指令， AD7416 的初始化相對簡單，只需發(fā)送相應(yīng)系統(tǒng)初始化指令即可。 （ 2） FPGA 檢測到 AD7416 返回的信號(hào)后，即通過“ write” 指令，選擇配置寄存器， AD7416 有六個(gè)寄存器，其地址從 00H 依次遞加至 05H。在此，我們選擇結(jié)構(gòu)寄存器 1（地址為 01H）。 （ 3） FPGA 檢測 AD7416 的響應(yīng)信號(hào)后，即通過“ write” 指令選擇其工作方式。AD7416 有兩者工作方式，在此我們選擇第一種，指令代碼是“ 18H”。然后 FPGA 設(shè)定AD7416 的溢出溫度值。溢出溫度值保存在結(jié)構(gòu)寄存器 2（地址 02H）。 （ 4）此時(shí) AD7416 開始進(jìn)行溫度監(jiān)測， FPGA 則不斷檢測是否有 AD7416 響應(yīng)信號(hào)發(fā)生。檢測到 AD7416 的響應(yīng)信號(hào)后， FPGA 立即選擇溫度寄存器（地址 00H），接收AD7416 檢測得到的數(shù)據(jù)。值得注意的是，根據(jù) I2C 總線協(xié)議， AD7416 傳送數(shù)據(jù)的第一位和最 后一位是數(shù)據(jù)最高位、結(jié)束標(biāo)志位，在數(shù)據(jù)接收結(jié)束后， FPGA 必須發(fā)送數(shù)據(jù)接收完畢信號(hào)給 AD7416，終止數(shù)據(jù)傳送，置數(shù)據(jù)總線為高阻態(tài)。 （ 5）當(dāng)上述步驟完成后，視為一次采樣終止， FPGA 將 AD7416 所有狀態(tài)字賦邏輯態(tài)“ 0”，初始化傳感器，等待下一次采樣開始。 由上述的 5 各步驟不難看出，對于 AD7416 的控制，關(guān)鍵在于對響應(yīng)信號(hào)的檢測，以及對相應(yīng)信號(hào)做出相應(yīng)的應(yīng)答，即給出相應(yīng)的狀態(tài)字，控制傳感器狀態(tài)的變化。如此分析下來，我們選擇狀態(tài)機(jī)作為 AD7416 的狀態(tài)控制器，來完成我們設(shè)定的目標(biāo)。 12 圖 給出了 AD7416 的功能模塊， 給出了 AD7416 的寄存器結(jié)構(gòu)圖。 圖 AD7416 的功能模塊 SDA SCL 圖 AD7416 的內(nèi)部寄存器結(jié)構(gòu)圖 地址指針寄存器（為讀 /寫操作選 擇數(shù)據(jù)寄存器） 溫度值寄存器 （地址 00h） 結(jié)構(gòu)寄存器（地址） 01h） THYST 設(shè)定值 寄存器（地址 02h） TOTI 設(shè)定值 寄存器（地址 03h） ADC 寄存器 2 （地址 04h） 結(jié)構(gòu)寄存器（地址 05h） 串行總線接口 地址 數(shù)據(jù) 13 圖 中，除了溫度寄存器只讀，其他寄存器進(jìn)行可讀寫操作。 通過分析，我們已經(jīng)了解了 AD7416 工作的原理，但是一個(gè)新的問題擺在我們面前，那就是 FPGA 的 IO 口并不支持 I2C 通信協(xié)議。因此，我們還必須針對 FOGA 的 IO口進(jìn)行編程，已滿足系統(tǒng)目標(biāo)的要求。 I2C 總線 [15]是 PHLIPS 公司推出的一 種串行總線，是具備多主機(jī)系統(tǒng)所需的包括總線裁決和高低速器件同步功能的高性能串行總線。 I2C 總線只有兩根雙向信號(hào)線。一根是數(shù)據(jù)線 SDA，另一根是時(shí)鐘線 SCL。 I2C 總線通過上拉電阻接正電源。當(dāng)總線空閑時(shí)，兩根線均為高電平。連到總線上的任一器件輸出的低電平，都將使總線的信號(hào)變低，即各器件的 SDA 及 SCL 都是線 “ 與 ” 關(guān)系。 I2C 總線進(jìn)行數(shù)據(jù)傳送時(shí)，時(shí)鐘信號(hào)為高電平期間，數(shù)據(jù)線上的數(shù)據(jù)必須保持穩(wěn)定，只有在時(shí)鐘線上的信號(hào)為低電平期間，數(shù)據(jù)線上的高電平或低電平狀態(tài)才允許變化。圖 描述了 I2C 總線關(guān)于數(shù)據(jù)位有效性的 規(guī)定。 圖 I2C總線關(guān)于數(shù)據(jù)位有效性的規(guī)定。 SCL 線為高電平期間， SDA 線由高電平向低電平的變化表示起始信號(hào)； SCL 線為高電平期間， SDA 線由低電平向高電平的變化表示終止信號(hào)。起始和終止信號(hào)都是由主機(jī)發(fā)出的，在起始信號(hào)產(chǎn)生后，總線就處于被占用的狀態(tài)；在終止信號(hào)產(chǎn)生后，總