eda數(shù)字時鐘實驗報告(文件)
【正文】 ： 指導教師過程檢查評語： 指導教師簽字： 年 月 日 指導教師評語： 建議成績： 指導教師簽字： 年 月 日 系或專業(yè)答辯組評語： 成績： 負責人 (組長 )簽字： 年 月 日 25 。 方案設計、設計調(diào)試、下載驗證。 設計輸入、編譯、仿真、管腳分配、下載。 儲昭碧 下發(fā)任務書日期 2021年 7月 1日 23 合 肥 工 業(yè) 大 學 課程設計任務書 設計題目 EDA與數(shù)字系統(tǒng)課程設計 主要內(nèi)容 了解各種 PLD器件的基本結構，掌握 MAX+Plus2的使用方法，用圖形輸入法和 Verilog HDL完成規(guī)定的基本練習題 ，在此基礎上完成一個數(shù)字系統(tǒng)設計題的設計、仿真、下載（ FPGA實現(xiàn)）。想了一天，沒有結果 ，最后還是晚上在宿舍與室友討論時，得到結果的。剛開始時，我們每個人通過練習六個實驗來熟悉掌握 MAX+Plus2 軟件 和 ALTERA FLEX EPF10K10LC844 實驗平臺 。電路圖如下。 18 鬧鈴與時鐘數(shù)值比較模塊由四個 7485 比較器組成。當 SET 為 1 時，上面 4 個與門接受 a1,a2,a3,a4 四個信號。開關 A 的作用就是選擇時鐘顯示還是鬧鈴顯示。每按一次開關 ,就給計數(shù)器一個脈沖 ,計數(shù)器計數(shù) ,計到要設定的值。最后，利用顯示電路將鬧鐘的時間設定輸出。下面會有解釋。 電路圖和封裝電路圖如下 15 整點報時原理是利用時鐘的分鐘和秒都為零時給蜂鳴器一個信號，使其發(fā)聲。 Q[3..0]和 Q[7..0]是晶體管上的分、秒的十位和個位。 選擇了 4 個輸入的與非門來連接 74 160的 Q Q0 輸出端和 74161 的 Q Q4 輸出端。其中秒位與分位均為 60 進制計時，時位為 24 進制計時。 在連續(xù) 8 個時鐘周期內(nèi)，八個顯示器輪流點亮一個時鐘周期。 c、 置零狀態(tài)（ RESET 為 0）：此狀態(tài)下數(shù)碼管無論是時鐘還是鬧鈴 11 全都是 0。 10 數(shù)字時鐘 一． 設計說明 1．功能說明： 利用 MAX+Plus2 軟件設計一個數(shù)字鐘，對設計電路進行功能仿真，并下載到 EPF10K10LC844 實驗系統(tǒng)中，可以完成 00:00:00 到23:59:59 的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功能。 4 英文摘要 (Abstract) This article is based on Altera MAX + Plus2 software pany produced and the corresponding ALTERA FLEX EPF10K10LC8
研究報告相關推薦
鄂ICP備17016276號-1