數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(文件)
【正文】 39。139。139。139。139。139。139。139。 end loop。 Y : out std_logic_vector(15 downto 0))。三 實(shí)驗(yàn)要求編寫用VHDL語言描述的源程序library ieee。 B． 當(dāng)使能信號(hào)為高電平時(shí)，對(duì)于四個(gè)選擇信號(hào)組成的任意一組狀態(tài)，十六個(gè)驅(qū)動(dòng)信號(hào)中有一個(gè)且僅有一個(gè)有效的高電平輸出。電路邏輯圖如下：仿真結(jié)果如下： 總結(jié)：根據(jù)提示中的真值表確定輸入輸出接口，編寫程序?qū)崿F(xiàn)仿真，便得到了以上的波形圖，首先很容易知道，當(dāng)輸入的數(shù)大于等于5時(shí)就要進(jìn)位，二F輸出端便代表的是進(jìn)位，因此F的取值只有0和1實(shí)驗(yàn) 三 四—十六譯碼器一 實(shí)驗(yàn)?zāi)康模赫莆战M合邏輯電路的基本設(shè)計(jì)方法。 end case。139。139。039。039。039。entity shiyan2 is port (cin : in std_logic_vector(3 downto 0)。對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。熟練運(yùn)用真值表。在編寫程序的時(shí)候也出現(xiàn)了一些錯(cuò)誤，比如是將單個(gè)字符用雙引號(hào)，結(jié)果編譯通不過。 end process。039。architecture behave of shiyan1 isbegin process(fin) begin case fin is when 39。entity shiyan1 is port (cin : in std_logic_vector(7 downto 0)。 輸入端口
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