【正文】 進(jìn)行多種組合的仿真驗(yàn)證，提高設(shè)計(jì)效率。這些先進(jìn)的功能允許設(shè)計(jì)者在較高抽 象級(jí)別來(lái)處理版圖。設(shè)計(jì)者可以交互的在原理圖中選擇一個(gè)或多個(gè)器件，并在版圖中放置相應(yīng)的器件，以此來(lái)做快速的初始化布局。該語(yǔ)言支持多種不同層次的描述，并可以轉(zhuǎn)化為 Cadence和 Synopsys的設(shè)計(jì)庫(kù)格式； Cadence系統(tǒng)中的 Virtuoso Schematic Composer支持多層次邏輯圖輸入。 版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查 （ DRC） 、電學(xué)規(guī)則檢查 （ ERC） 、版圖 /邏輯圖對(duì)比 （ LVS） 、版圖參數(shù)提取 （ LPE） 和寄生參數(shù)提取 （ PRE） 。 DIVA 中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。工藝庫(kù)選用 NCSU CDK ，使用 工藝文件。這些層次包括數(shù)字電路的各種級(jí)別的抽象，從開關(guān)級(jí)、門級(jí)、 RTL 級(jí)一起到更高級(jí)別的抽象。利用 PLI， Verilog 用戶可以擴(kuò)展具有自己的特色的仿真環(huán)境。 Gateway 公司 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 4 頁(yè) 認(rèn)識(shí)到，絕大多數(shù)的數(shù)字邏輯仿真工作是由 ASIC 似人類的設(shè)計(jì)者完成的，這一認(rèn)識(shí)嗇了 Verilog 取得成功的機(jī)會(huì)。 Gateway 公司為了讓 Verilog 在綜合技術(shù)方面取得優(yōu)勢(shì)，把其專有的 Verilog 使用權(quán)授予了 Synopsys 公司，仿真和綜合技術(shù)的結(jié)合使得 Verilog 成為硬件設(shè)計(jì)工程師首選的硬件描述語(yǔ)言。今天，Verilog 已經(jīng)成為數(shù)字設(shè)計(jì)的首選語(yǔ)言，它是綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。在本文中加法電路設(shè)計(jì)過(guò)程當(dāng)中，遇到的最主要的問(wèn)題是通過(guò)不同路徑的信號(hào)很難同時(shí)到達(dá)端口，這樣會(huì)導(dǎo)致短時(shí)電路的邏輯輸出錯(cuò)誤，對(duì)于這種情況，我們通過(guò)調(diào)整電路的結(jié)構(gòu)和晶體管尺寸，在犧牲一部分部分電路速度的情況下以使 信號(hào)盡量同步；如果還有少量毛刺之類，可用緩沖器將其濾掉，但這樣的代價(jià)是電路的輸入到輸出的總延遲會(huì)進(jìn)一步增大，從而導(dǎo)致電路最高工作速度降低。 最后是總結(jié)部分。 半加器結(jié)構(gòu)全加器電路 分析與 設(shè)計(jì) 通過(guò)對(duì)數(shù)字電路基礎(chǔ)知識(shí)的學(xué)習(xí)我們知道，全加器可以由兩個(gè)半加器構(gòu)成；半加器 是完成 1 位二進(jìn)制數(shù) 相加的一種組合邏輯電路。 表 21 半加器真值表 ［ 1］ 被加數(shù) A 加數(shù) B 和數(shù) S 進(jìn)位數(shù) C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表可得邏輯表達(dá)式 ： S AB AB＝ ＋ （ 21） C AB＝ （ 22） 根據(jù)邏輯代數(shù) 定律 和恒等式 ，可將上式變換成與非形式 ： ? ? ?S AB A AB B＝ （ 23） C AB＝ （ 24） 由式（ 23）和（ 24）可得由與非門組成的半加器，如圖 21(a)所示。 通過(guò)對(duì)仿真結(jié)果進(jìn)行觀察，發(fā)現(xiàn)求和信號(hào) SUM 的輸出存在很大問(wèn)題，有些地方甚至邏輯功能錯(cuò)誤，通 過(guò)對(duì)內(nèi)部原理和結(jié)構(gòu)進(jìn)行分析，發(fā)現(xiàn)主要原因是由于其中輸入信號(hào) A 和 B 都有互補(bǔ)變量，在模擬環(huán)境中，互補(bǔ)變量的存在會(huì)導(dǎo)致信號(hào)不同步，從而引發(fā)競(jìng)爭(zhēng)，造成短時(shí)間的邏輯功能錯(cuò)誤。 鏡像結(jié)構(gòu)全加器電路 分析與 設(shè)計(jì) 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù) 求和結(jié)果給出 該位的進(jìn)位信號(hào)。 為了比較方便地獲得與－或－非的表達(dá)式，采用包圍 0 的方法進(jìn)行化簡(jiǎn)得 ： 1111i i i ii i ii i i i i iS A B C A B C A B C A B C－ －－ －＝ ＋ ＋ ＋ 11i i i iiii i i i i i iS A B C A B C A B C A B C－ －－ －＝ ＋ ＋ ＋ (25) 11i i i ii i iC A B B C A C－ －＝ ＋ ＋ 11i i i iiiiC A B B C A C－ －＝ ＋ ＋ (26) (a) (b) 圖 23 全加器的 iS 和 iC 卡諾圖 (a) iS 的卡諾圖 (b) iC 的卡諾圖 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 8 頁(yè) 表 22 全加器真值表 ［ 1］ 輸入 輸出 iA iB i1C－ iS iC 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 由式 (25)和 (26)可以畫出 1 位全加器的邏輯圖，如圖 24 所示 ： 圖 24 全加器 通過(guò)前面對(duì)全加器原理的及邏輯功能的研究，現(xiàn)在我們對(duì)全 加器電路已經(jīng)有一 定程度的了解，開始著手實(shí)際電路的設(shè)計(jì)與分析過(guò)程?，F(xiàn)在對(duì)該電路進(jìn)行模擬仿真。 仿真結(jié)果如 圖 26： 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 10 頁(yè) 圖 26 全加器仿真結(jié)果 現(xiàn)在我們 通過(guò) CADENCE 自帶的計(jì)算器對(duì)該輸出結(jié)果進(jìn)行計(jì)算，得到如下信息： 對(duì)于進(jìn)位位 COUT (以下均為最壞情況 )： plht =, phlt =， riset =, falt =。 為了避免因?yàn)檠舆t等過(guò)大而導(dǎo)致電路的輸出錯(cuò)誤，因此這里我們定義的輸入信號(hào)周期比前面單個(gè)全加器的仿真要大一些。經(jīng)過(guò)仔細(xì)分析我們發(fā)現(xiàn)，對(duì)于輸入信號(hào)，其中的 A 和 B 各位輸入不需要經(jīng)過(guò)延時(shí)，基本是同時(shí)到達(dá)各輸入端口的；但對(duì)于進(jìn)位信號(hào) C，由于每經(jīng)過(guò)一級(jí)加法器它都會(huì)有一定時(shí)間的延遲，照此計(jì)算，最低位的進(jìn)位信號(hào)傳輸?shù)阶罡呶坏难舆t就相當(dāng)大，造成一定時(shí)間內(nèi)的邏輯功能不正確。后面的設(shè)計(jì)方案當(dāng)中我們可以看到，這種設(shè)計(jì)思路是可行的，在這里我們就不再深究。鏡像結(jié)構(gòu)全加器電路中，前面產(chǎn)生進(jìn)位信號(hào)部分和后面產(chǎn)生示和信號(hào)部分各有一個(gè)反相器，我們將反相器和其它的分為兩部分研究。 由半加器組成的全加器電路上層結(jié)構(gòu)看起來(lái)很簡(jiǎn)單，但實(shí)際上并不實(shí)用，晶體管數(shù)量多，主要是異或與同或門，多達(dá) 12 個(gè)晶體管，要構(gòu)成一個(gè)全加器，總共需要 48個(gè)晶體管 ，并且異或門當(dāng)中存在互補(bǔ)變量，會(huì)導(dǎo)致輸入信號(hào)的不同步，且異或同或門工作速度較慢。 之前的設(shè)計(jì)出現(xiàn)了這個(gè)的的問(wèn)題，單個(gè)全加器的性能優(yōu)化后，組成一個(gè) 4 位全加器性能卻并不理想，相卻甚遠(yuǎn)。通過(guò)比較發(fā)現(xiàn)一個(gè)問(wèn)題，每通過(guò)一級(jí)全加器，信號(hào)的有效寬度會(huì)變寬，通過(guò) 15 級(jí)全加器后，這種效果變得十分明顯，如 圖 210 所示；這也從另一個(gè)方面說(shuō)明把子電路放到系統(tǒng)中進(jìn)行調(diào)試的重要性。 綜合考慮到后端可能的版圖面積 和電路工作速度，并使各級(jí)都有足夠的驅(qū)動(dòng)能力以驅(qū)動(dòng)下一級(jí)電路為標(biāo)準(zhǔn)來(lái)確定各晶體管尺寸。 各晶體管尺寸如表 24 所示 ： 表 24 全加器各晶體管尺寸 名稱 尺寸 um 名稱 尺寸 um 名稱 尺寸 um 名稱 尺寸 um M0 6 M7 6 M14 3 M21 3 M1 6 M8 6 M15 3 M22 M2 6 M9 9 M16 3 M23 3 M3 6 M10 6 M17 3 M24 M4 6 M11 9 M18 M25 3 M5 M12 9 M19 3 M26 3 M6 6 M13 6 M20 3 M27 至此，我們已經(jīng)確定所有需要的參數(shù)及晶體管尺寸，對(duì)電路的分析研究告一段落。 這里我們對(duì)版圖的設(shè)計(jì)，僅僅是一個(gè)嘗試。比較結(jié)果如圖 213： 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 18 頁(yè) 圖 213 LVS版圖和原理圖匹配情況 通過(guò)能圖 213 的觀察發(fā)現(xiàn)，版圖和原理圖完全匹配。因此，我們將一部分全加器倒置，以方便將其中相應(yīng)的 PMOS 和 NMOS 及電源地放在盡可能少的單元內(nèi)。 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 21 頁(yè) 第 3 章 超前進(jìn)位加法電路設(shè)計(jì) 超前進(jìn)位加法電路概述及工作原理 從前面的多位串行進(jìn)位加法器發(fā)現(xiàn)，只有當(dāng)前一級(jí)的進(jìn)位輸出產(chǎn)生后，本級(jí)加法器的運(yùn)算結(jié)果才會(huì)是 正確的，同樣地本級(jí)的加法器產(chǎn)生的進(jìn)位輸出送到下一級(jí)之后，下一級(jí)也才會(huì)有正確的計(jì)算結(jié)果，如此一級(jí)一級(jí)往前傳送進(jìn)位輸出，最后才能得到最終的正確結(jié)果。 設(shè)計(jì)的概念 是這樣的，串行加法器的進(jìn) 位輸出傳遞 是序列式的，因此速度的快慢就與進(jìn)位輸出要傳送幾級(jí)成正比，因此減少 進(jìn)位輸出傳送時(shí)間就能提高電路計(jì)算速度。 若 1iP? ，則 ? 0iiAB? ， 由式 (32)得 1iiCC? ，即 1iP? 時(shí)，低位的進(jìn)位能傳送到高位 的進(jìn)位輸出端，故 iP 稱為 傳輸變量。 超前進(jìn)位加法器 電路 設(shè)計(jì)及仿真 根據(jù)上一節(jié)分析的超前進(jìn)位加法器的工作原理，現(xiàn)在我們著手設(shè)計(jì)一個(gè) 4 位超前進(jìn)位加法電路。 如圖 31 所示： 圖 31 4 超前進(jìn)位加法器 該 電路連接關(guān)系參照電子技術(shù)基礎(chǔ)（數(shù)字部分）這本書。 通常情況下，基于電路復(fù)雜程度等多方面的原因考慮，我們?cè)O(shè)計(jì)的超前進(jìn)位加法電路以 4 位為最小單元， 如果需要進(jìn)行擴(kuò)展，則需要多個(gè) 4 位超前進(jìn)位加法器以及超前進(jìn)位產(chǎn)生器， 將多個(gè) 4 位超前進(jìn)位加法器產(chǎn)生的 Fp， Fg 信號(hào)分別輸入超前進(jìn)位產(chǎn)生器，再通過(guò)超前進(jìn)位產(chǎn)生器產(chǎn)生相應(yīng)的進(jìn)位信號(hào)，并輸送到各個(gè)單元。 解決思路，讓 C_經(jīng)過(guò)一定時(shí)間的延時(shí)后再與 A0、 B0 運(yùn)算，具體方法是在信號(hào)C_后加兩級(jí)反相器（圖 1 中的輸入信號(hào) C_后面的兩級(jí)反相 器正是基于這個(gè)原因而存在的，它們?cè)谧钤嫉碾娐分惺遣淮嬖诘模? 處理后波形 如圖 36： 圖 36 處理后的第 0 位求和輸出信號(hào) 對(duì)比優(yōu)化前后的 S0 的波形，可以發(fā)現(xiàn)，優(yōu)化后雖然還有少量失真，但對(duì)于加法器的邏輯功能已經(jīng)沒(méi)有影響。 現(xiàn)在對(duì)該超前進(jìn)位加法電路進(jìn)行仿真，按照從低位到高位的順序依次觀察。我們用 VerilogXL 工具，輸入相應(yīng)代碼（見(jiàn)附錄） ，輸出結(jié)果如圖 32： 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 23 頁(yè) 圖 32 4 位超前進(jìn)位加法器邏輯功能 通過(guò)該邏輯輸出結(jié)果進(jìn)行分析，發(fā)現(xiàn)其中邏輯功能有錯(cuò)，通過(guò)能電路圖反復(fù)修改，無(wú)法解決該問(wèn)題 ，而且電路圖有些地方也難以理解，現(xiàn)決定放棄該方案，自行從基本原理進(jìn)行設(shè)計(jì)。由理論分析可知，超前進(jìn)位加法器的關(guān)鍵是產(chǎn)生變量和傳輸變量，因此我們需要首先產(chǎn)生這兩組變量，作為第二級(jí)的輸入，第二級(jí)再根據(jù)前面的產(chǎn)生變量和傳輸變量計(jì)算出進(jìn)位信號(hào)，最后根據(jù)進(jìn)位信號(hào)求出各位輸出和。將式 (33) 和 (34)代入式 (31)和 (32)，得 ： 1i i iS P C?? (35) 1i i i iC G PC?? (36) 由式 (36)得各位進(jìn)位信號(hào)的邏輯表達(dá)式如下： 0 0 0 1C G PC?? (37a) 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 22 頁(yè) 1 1 1 0 1 1 0 1 0 1C G P C G P G P P C? ? ? ? ? (37b) 2 2 2 1 2 2 1 2 1 0 2 1 0 1C G P C G P G P P G P P P C? ? ? ? ? ? (37c) 3 3 3 2 3 3 2 3 2 1 3 2 1 0 3 2 1 0 1C G P C G P G P P G P P P G P P P P C? ? ? ? ? ? ? (37d) 由式 (37)可知，因?yàn)檫M(jìn)位信號(hào)只與變量 iG 、 iP 和 1C 有關(guān)，而 1C 是向最低位 的進(jìn)位信號(hào)，其值為 0，所以各位的進(jìn)位信號(hào)都只與