【正文】 ept in a controlled manner by the aid of a Frequency Setting Word (FSW), which determines the phase step. A typical FSW is 32bit wide, but 48bit synthesizers leading in higher frequency resolution are also available. A phase accumulator produces the successive addresses of the sine lookup table and generates a digitized sine wave output. The digital part of the DDS, the phase accumulator and the LUT, is called Numerically Controlled Oscillator (NCO). The final stage, which in contrast to the previous one is mostly analog, consists of a D/A converter followed by a filter. The filter smoothes the digitized sinewave, producing a continuous output signal. In the applications where a square wave output is needed, this is obtained by a hard limiter after the filter. It is not equivalent to use . the MSB of the accumulator39。An alternative method of precise frequency by the aid of a DDS Contents A method of frequency measurement based on a closed loop posed mainly of a Frequency Comparator (FC) and a Direct Digital Synthesizer (DDS) is presented in this paper. The DDS serves as reference sinewave signal generator acting at one of the FC39。s output instead of the filtered and hard limited waveform because significant jitter will be encountered. The frequency of the output signal for an nbit system is calculated in the following way。s output. This action decreases the frequency of the DDS. At a first glance one could think that the synthesized frequency could reach the measured one (fin) and then the operation of the counter stops. Unfortunately this is not the case. A dynamic mechanism takes place instead. The circuit needs some time to realize the correct frequency relation. We will refer to this time as hysteresis. Hysteresis depends on the initial timing relation of the DDS output and on the unknown frequency. Initially, during the hysteresis period, the indication regarding the larger frequency is ambiguous . it can be erroneous. The ambiguity settles when two rising edges of the higher frequency waveform occur during one period of the lower one. If we consider the case of the DDS frequency to be equal to the unknown one, we will find that the parator39。 DDS 作為標(biāo)準(zhǔn)信號發(fā)生器在 FC 的投入之 中扮演一定的角色。 當(dāng)循環(huán)沉淀， 頻率設(shè)定字給出了未知的高頻數(shù)字估計(jì)。此外，凡任何參考頻率的脈沖在一個或多個未知一期計(jì)算方法也 很常見。在第 [2]中，頻率由查找表的方法計(jì)算。這個術(shù)語 “閉環(huán) ”我們用來記一些反 饋 排序。在限定相位跳躍的頻率設(shè)置字的控制方式下來搜尋這些樣本。最后階段，這 相對于前一個主要是模擬，包括一個 D / A 轉(zhuǎn)換器在一個過濾器之后。 對于 n 位系統(tǒng)的輸出信號的頻率是按以下方式計(jì)算的 。它可以很容易 地表明，對于任意整數(shù) m，其中 m ，所采取的時鐘周期數(shù)旨在產(chǎn)生一個輸出的 正弦波周期 /米，輸出頻率（ fDDS）和頻率分辨率（ fres）給出由下列公式： m fclk fDDS= 2n fres= fclk/ 2 n 對于 n = 32，有一個 fclk = 33 MHz 的時鐘頻率，頻率分辨率為 兆赫茲。一個在 DDS 系統(tǒng)的經(jīng)驗(yàn)法則是可以 。該決議將取 決于 FSW 的數(shù)量和時鐘頻率。 其中包括：頻率比較和 DDS。最初的 DDS 頻率將有一半為它的最大值。在此之后，向上 /向下計(jì)數(shù)器替代逼近機(jī)制。 頻率比較 頻率比較似乎是在設(shè)計(jì)中最關(guān)鍵的階段。這意味著，兩個或兩個以上的較高頻 率上升邊緣的波形在較低頻率周期內(nèi)。這個動作降低了 DDS 的頻率。該電路需要一些時間來實(shí)現(xiàn)正確的 頻率的關(guān)系。當(dāng)兩個歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個時期。該循環(huán)將 采取，經(jīng)過一段短暫的時間，遲滯等情況將得到扭轉(zhuǎn)的行動方式。 頻率比較器和數(shù)字合成器之間的互動 在頻率比較器 “實(shí)現(xiàn) ” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知， 并在控制向上 /向下計(jì)數(shù)器的輸出端產(chǎn)生計(jì)算向下 (上 )一個邏輯 0（ 1）的方向。在相反（降低）的情況下，同樣的 現(xiàn)象也將會被觀察到。 DDS 的 輸出可以被看作是一個三角波形的頻率調(diào)制的載體。 利用輔助硬件電路這個波形已被俘獲：數(shù)字至模擬轉(zhuǎn)換器（ DAC）連接到 U / D 轉(zhuǎn)換計(jì)數(shù)器（最高位） ，以研究操作的輸出。相反，其相等數(shù)值存在。 原型硬件的描述 用于評估的目的， 兩個原型在實(shí)驗(yàn) 室已建成。為了使原型的數(shù)字部分（頻率 比較，連續(xù)計(jì)數(shù)器，校正階段）生效，兩個產(chǎn)自 Altera（ EPF8064LC68 12） 的 PLD 器件被使用了。其模擬輸出連接到 I / V 放 大器（電流電壓轉(zhuǎn)換器） ?；陬l率比較 器的上下命令，我們存儲兩個極端值， FSW1 和 FSW2，然后再進(jìn)入微控制器 Atmel AT89C52） 轉(zhuǎn)換成數(shù)字表示并反饋到 LCD 顯示器。每個狀態(tài)，波形的高或低，相當(dāng)于一個 測量所需的時間。這種可作為振蕩器的合成器，在未知的輸 入頻率范圍被驅(qū)使 “振蕩 ”。在傳統(tǒng)的計(jì)算技術(shù)里，計(jì)算過程為每個新的測量而重 復(fù)（重新啟動） 。此外，該系統(tǒng)的最終輸出采取了一些進(jìn)一步的（測量校正）有助于抗 噪聲能力的后處理。一個詳細(xì)的噪音行 為的研究已經(jīng)在本文中指出。 這種方法的第二個主要優(yōu)點(diǎn)是，如果重復(fù)頻率測量，工具一直鎖定，頻率測量不 重新從頭開始， 而是自動驅(qū)使到更低或更高的值。已經(jīng)被指明，在大多數(shù)情況下，對于 相同頻率的解決方案，這種方法比傳統(tǒng)方法更快。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計(jì)數(shù)器工作臺是一樣的。這些諧波在 DAC 之后將從過 濾器刪除。 DDS 具有 32 位輸入和一個 12 位輸出的正弦查找表 （ LUT）該 12 位輸出的 LUT 。這次實(shí)施的目的是研究該原則的操作方法。 這里的坡度為 177。下跟蹤的 U / D 命令（輸入）到計(jì)數(shù)器上，而跟蹤是一個假設(shè)的 “調(diào)頻 ”波形 被不同的規(guī)定。較低的形跡顯示一個比較典型的頻率輸出。 當(dāng) DDS 輸出（ fDDS）已接近鰭，由于滯后性，沒有特定的頻率合成。在最初的 DDS 頻率低時，合成頻率將會逐步增加，達(dá)到未知之一。這種情況被控制，也將在后面解釋。這實(shí)際上是一個可以接 受的和預(yù)期的條件，因?yàn)椋ㄔ陔妷罕容^器）的平等是不可能存在的跡象。遲滯取決于最初的 DDS 輸出時 序關(guān)系和未知頻率。不幸 的是并非如此。 觸發(fā)器的邏輯 “1”在向上 /向下計(jì)數(shù)器的 U / D 的控制輸出中起 RS 作用，強(qiáng)制 DDS 升高輸出頻率。它主要包括兩個二進(jìn)制計(jì)數(shù)器， 共計(jì)兩個和一個 RS 觸發(fā)器?；蛘?，也可以進(jìn)行數(shù)字記錄，也可以由計(jì)算機(jī)閱