【正文】 有較大的局限性。 2．本人在畢業(yè)設(shè)計（論文）中引用他人的觀點和研究成果，均在文中加以注釋或以參考文獻形式列出，對本文的研究工作做出重要貢獻的個人和集體均已在文中注明。 3．在畢業(yè)設(shè)計（論文）中對侵犯任何方面知識產(chǎn)權(quán)的行為，由本人承擔相應(yīng)的法律責任。 因此，本文提出了一種基于 CPLD 的數(shù)字頻率計的設(shè)計方法。 關(guān)鍵詞： 頻率計 EDA 技術(shù) CPLD 長春理工大學本科畢業(yè)設(shè)計 II ABSTRACT Frequency measurement is the most basic electronic and also one of the most important measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principle will vary depending on the measured signal frequency and the lower, has great limitations in the practical in frequency measurement. Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequency meter design by the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular VHDL language programming, and piling on Max + plusII software platform simulation. Key words: frequency meter。 進入九十年代后，復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 已經(jīng)成為 ASIC的主流產(chǎn)品，在整個 ASIC市場占有了較大的份額。 電子設(shè)計自動化（ Electronics Design Automation， EDA）技術(shù)是一種 以計算機為工作平臺，以 EDA軟件工具為開發(fā)環(huán)境，以 硬件描述語言和 電路圖描述為設(shè)計入口，以可編程邏輯器件為實驗載體，以 ASIC(Application Specific Integrated Circuit)、 SOC(System On Chip)和 SOPC（ System On Programmable Chip）嵌入式系統(tǒng)為設(shè)計目標，以數(shù)字系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計技術(shù)。 頻率計又稱為頻率計數(shù)器， 是一種專門對被測信號頻率進行測量 的電子測量儀器 。 傳統(tǒng)的頻率計通常采用組合電路和時序電路等大量的硬件電路構(gòu)成，產(chǎn)品不長春理工大學本科畢業(yè)設(shè)計 2 但 體積大，運行速度慢，而且測量低頻信號時不宜直接使用。 復(fù)雜可編程邏輯器件（ CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點， 基于 CPLD 的 數(shù)字頻率計的設(shè)計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。采用 CPLD就能夠克服這一點，它可以把具有控制功能的各個模塊程序下載在一塊芯片上。而基于 CPLD 設(shè)計的頻率計可以通過修改VHDL 語言程序來達到改變測量范圍的目的 。兩種測量方法測量均具有較高的測量精度。 利用 CPLD 芯片完成了硬件電路設(shè)計及下載、調(diào)試。 EDA技術(shù)在進入 21世紀以后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面： 電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能。 基于 EDA 工具的 ASIC 設(shè)計標準單元以涵蓋了大規(guī)模電子系統(tǒng)及 IP 核模塊。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工 具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實現(xiàn)可編程的專用 集成電路 （ ASIC）的設(shè)計。一個實體可對應(yīng)多個結(jié)構(gòu)體，以說明采用不同方法來描述電路。 CPLD器件內(nèi)部采用自頂向下的方法：首先定義好系統(tǒng)高層次的功能， 然后按照要求對系統(tǒng)進行分解，分解出的每個子系統(tǒng)具有相應(yīng)的功能，對這些子系統(tǒng)仍然可以繼續(xù)分解，直到分解為許多基本邏輯模塊，從頂層到底層的設(shè)計層次清楚。 基于 EDA 的 CPLD/FPGA 設(shè)計流程 一個完整的、典型的 EDA 設(shè)計流程既是自頂向下設(shè)計方法的具體實施途徑，也是 EDA 工具軟件本身的組成結(jié)構(gòu)。 狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上繪制出狀態(tài)圖，然后由 EDA編譯器和綜合器將長春理工大學本科畢業(yè)設(shè)計 5 此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。 這種方式與傳統(tǒng)的計算機軟件語言 編輯輸入基本一致。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某 種網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)的映射關(guān)系。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件 。通常，將對 CPLD的下載稱為編程（ Program），對 FPGA中的 SRAM進行直接下載的方式稱為配置（ Configure）。 Altera 的 Max+PlusⅡ 開發(fā)系統(tǒng)是一種全集成的可編程邏輯設(shè)計環(huán)境，能滿足各種各樣的設(shè)計要求。 使用該軟件，用戶從開始設(shè)計邏輯到完成器件下載編程一般只需數(shù)個小時時間，其中設(shè)計的編輯時間往往僅需數(shù)分鐘。Max+plusII 支持的設(shè)計校驗：時序分析、功能仿真、時序仿真、波形分析 /模擬器、生成一些標準文件為其他 EDA 工具使用。 項目編譯 ： 主要完成器件的選擇及配置，邏輯的綜合及器件的裝入，延時信息的提取。 長春理工大學本科畢業(yè)設(shè)計 8 第 3 章 頻率計的設(shè)計原理及方案 頻率計的設(shè)計原理 傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計中，手工設(shè)計占了較大的比例。這種“試湊法”設(shè)計無固定套路可尋，主要憑借設(shè)計者的經(jīng)驗，所設(shè)計的數(shù)字系統(tǒng)雖然不乏構(gòu)思巧妙者，但往往要用很多標準器件。所謂頻率，就是周期性信號在單位時間（ 1 s）內(nèi)變化的次數(shù)。 直接測頻法原理 直接測頻法是在給定的閘門時間內(nèi)，通過測量一定時間內(nèi)通過的周期信號進行重復(fù)計數(shù)，再利用一定的轉(zhuǎn)換方法計算出被測信號的頻率。因此本設(shè)計為提高測頻精度，加入4 個量程檔位。同步門關(guān)閉時信號不能通過主門，計數(shù)長春理工大學本科畢業(yè)設(shè)計 10 器停止計數(shù)，單片機發(fā)出命令讀入計數(shù)器的數(shù)值，并進行數(shù)據(jù)處理，將處理后的結(jié)果送顯示。 基于直接測頻法的設(shè)計方案 基于直接測頻法設(shè)計的系統(tǒng)包含以下模塊：分頻器模塊、閘門定時信號模塊、測頻控制信號發(fā)生器模塊、 4 個有時鐘使能的十進制計數(shù)器模塊、 4 個鎖存器模塊、顯示模 塊。 以產(chǎn)生 1Hz 的閘門信號為例，經(jīng)過測頻控制信號發(fā)生器，計數(shù)使能信號能產(chǎn)生一個 1 s 脈寬的周期信號，并對頻率計的每一個計數(shù)器的使能端進行同步控制 。 其中控制信號頻率始終為 1 Hz ，那么使能信號的脈寬正好為 1 S，可以用作技術(shù)閘門信號。計數(shù)器的特殊之處是，有一時鐘使能輸入端 ena，用于鎖存計數(shù)值。 閘門定時信號模塊：將輸入的 1KHz，產(chǎn)生 4 種不同的閘門信號，為控制信號發(fā)生器提供 4 種不同的頻率信號： 1KH、 100Hz、 10Hz、 1Hz。其好處是使顯示數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。 長春理工大學本科畢業(yè)設(shè)計 12 放 大 整 形有 源 晶 振B Y G Y E D A 試 驗 箱4 M H z分 頻 器校 正 模 塊C N T 1 0 2C N T 1 0 1D 觸 發(fā) 器除 法 器乘 法 器高 低 位 轉(zhuǎn) 換 模 塊顯 示 模 塊共 陰 極L E D 數(shù) 碼管報 警 設(shè) 備報 警 設(shè) 備電 源 部 分C P L D 芯 片圖 35 采用等精度測頻法的數(shù)字頻率計設(shè)計 頻率測量的原理是：設(shè) CNT101 和 CNT102 是兩個可控十進制計數(shù)器。當預(yù)置門信號為低電平時，隨后而至的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉。 分頻器模塊：可將標準信號分成任意所需的合適的信號，來進行適當?shù)臏y量。 乘法器模塊：對除法器的計算值與標準 信號值進行乘法計算，即得被測信號值。主要由單片機控制電路、 CPLD測頻電路、顯示電路、鍵盤輸入電路、信號整形電路等組成。被測信號經(jīng)限幅電路（由兩片 1N4148組成）限幅后 ， 由兩級直接耦合放大器放大 ， 最后再由施密特觸發(fā)器（ 4093）整形 ， 送入CPLD芯片進行測頻。 EPM7128SLC8415有 84個引腳（如圖 43所示），其中 5根用于 ISP（ In System Programmable）下載，可方便地對其進行系統(tǒng)編程。 44 EPM7128SLC8415 器件引腳圖 顯示部分 本設(shè)計 采用七位 LED數(shù)碼顯示管完成顯示任務(wù)， 顯示部分如圖 ，其采用串行接口靜態(tài)顯示方式。這種顯示占用機時少，亮度大，顯示可靠穩(wěn)定。鍵盤與單片機相連，通過鍵盤掃描程序確定是否有鍵按下并判斷是那個鍵被按下，從而進一步調(diào)用與之所代表的功能相符的計算子程序，在把計算結(jié)果通過顯示電路顯示出來。共有四個不同的閘門時間代表不同的檔位量程，分別是 ， ， 1s， 10s。 1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED1SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED2SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED3SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp8SEGLED4SHUMA_YINCLKA1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U5 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U4 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U3 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U2 74LS164R101KΩR111KΩR121KΩR131KΩI/OI/OI/O長春理工大學本科畢業(yè)設(shè)計 18 頻率計軟件 利用 Max+plusII的編程環(huán)境，編寫分頻器模塊、閘門定時信號模塊、測頻 控制信號發(fā)生器模塊 、計數(shù)器模塊、鎖存器模塊、顯示模塊部分程序。 74161 的引腳、邏輯電路如圖所示，其中 RD 是異步清零端， LDN 是預(yù)置數(shù)控制端， A、 B、 C、 D 是預(yù)置數(shù)據(jù)輸入端， ENT 和 ENP 是計數(shù)使能控制端， RCO