【正文】 號的電平足夠高從而獲得較高的 S/N。在這個閥值上， AGC 再次不工作。這些 AGC 在芯片內(nèi)部的邏輯順序如圖 所示。 L N A amp。 FPGA是在 CPLD 的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，它一般采用 SRAM工藝，也有一些專用器件采用 FLASH 工藝或反熔絲（ AntiFuse）工藝等。其主要特點(diǎn)是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫，修改和升級 FPGA 不需要額外改變 PCB 電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作轉(zhuǎn)化為軟件開發(fā)工作，縮短了系統(tǒng)的設(shè)計(jì)周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得廣大硬件工程師的青睞 [10]。 CycloneⅢ 系列包括 8個型號，容量在 5K 至 120K 邏輯單元（ LE）之間，最多 534 個用戶 I/O 引腳。一般情況下，一個 PLL 的輸出可以驅(qū)動 5 個內(nèi)部全局時鐘網(wǎng)絡(luò)和一個 I/O 管腳。 ? 0 延時驅(qū)動器反饋模式：在這種模式下， PLL 外部的被補(bǔ)償?shù)臅r鐘專用輸出管腳的相位與時鐘輸入管腳同相位。結(jié)合最全面的體系結(jié)構(gòu)和芯片增強(qiáng)技術(shù)，以及最新的半導(dǎo)體工藝技術(shù)和為客戶提供的完整的功耗管理工具，與 90nm CycloneⅡ FPGA 相比，功耗降低了 50 ％。它 分為 8 個 Bank， 215 個用戶可配置 I/O 引腳、 20 個內(nèi)部全局時鐘網(wǎng)絡(luò)、66 個乘法器 、 66 個 M9K 嵌入式存儲器 、 24， 642 個 LE、 4 個 PLL，總的 RAM容量為 608， 256 bits，每個 PLL 有 5 個輸出。 USB 主機(jī)指的是包含 USB 主控制器，并且能夠控制完成主機(jī)和 USB 設(shè)備之間數(shù)據(jù)傳輸?shù)脑O(shè)備。 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 13 USB 設(shè)備按照功能可分為兩類 ： USB 集線器和 USB 功能設(shè)備。這里以主機(jī)軟件從外部 USB 設(shè)備接收數(shù)據(jù)為例介紹整個數(shù)據(jù)傳輸流程： U S B 功 能 設(shè) 備U S B 總 線 驅(qū) 動 程 序U S B 主 控 制 器 驅(qū) 動 程 序主 機(jī) 程 序硬 件 部 分軟 件 部 分 圖 USB 數(shù)據(jù)傳輸流程 ? 外部邏輯向 USB 的指定端點(diǎn)緩沖區(qū)寫數(shù)， USB 的 SIE 引擎自動編碼打包信息。這樣處理是為了滿足 USB 傳輸協(xié)議的要求，并保證傳輸不超出 USB的帶寬。這 4 種數(shù)據(jù)傳輸類型在傳輸數(shù)據(jù)量的大小、傳輸速率的高低以及同步要求方面有各自的特點(diǎn)，如表 21 所示： 表 21 USB 數(shù)據(jù)傳輸類型 傳 輸類型 端點(diǎn)類型 輸出方向 所傳輸數(shù)據(jù)的特點(diǎn) 控制傳輸 控制端點(diǎn) IN 和 OUT 少數(shù)數(shù)據(jù)、無傳輸時間要求、 傳輸有嚴(yán)格保證 塊傳輸 塊端點(diǎn) IN 或者 OUT 大量數(shù)據(jù)、無傳輸時間和傳輸 速率要求 中斷傳輸 中斷端點(diǎn) IN 或者 OUT 少量或者中量數(shù)據(jù)、有周期要 求 同步傳輸 同步端點(diǎn) IN 或者 OUT 大量數(shù)據(jù)、速率恒定、有周期 性 EZUSB FX2LP 簡介 目前市場上有很多種 USB 接口芯片， Cypress 公司的 EZUSB FX2 系列芯片是世界上第一款集成了 協(xié)議的微處理器，最典型的就是 CY7C68013，其提供了強(qiáng)大的功能，包括 USB 接口以及和 8051 兼容的指令系統(tǒng)，但是其的功耗比較 大 ，其絕對值高達(dá) 936mW。 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 15 圖 EZUSB FX2LP 內(nèi)部結(jié)構(gòu)框圖 [14] EZUSB FX2LP 擁有非常獨(dú)特的結(jié)構(gòu)，其串行接口引擎（ SIE）負(fù)責(zé)完成串行數(shù)據(jù)的解碼、差錯控制、位填充等與 USB 協(xié)議有關(guān)的功能。 EZUSB 的一個指令周期僅包含 4 個時鐘周期，而對于標(biāo)準(zhǔn)的 8051，一個指令周期則需要 12 個時鐘周期來完成， EZUSB大大提高了 CPU 的運(yùn)行速度。 FX2LP 提供了兩種接口模式： Slave FIFO 和GPIF。 圖 Slave FIFO 內(nèi)部結(jié)構(gòu)框圖 [14] 其中使用的是 16 位總線接口，當(dāng)然也可以使用 8 位總線接口。這些端點(diǎn)可以設(shè)為 IN 或 OUT 端點(diǎn)的 一種，且能配置成多種形式以適應(yīng)帶寬需要 [16]。如果 EZUSB 配置為使用外部 時鐘 源，可 以在 IFCLK 引腳 輸入 5~48MHz 的時鐘 。 FLAGA 反映了可編程的狀態(tài)， FLAGB 反映了滿狀態(tài)， FLAGC 反映了空狀態(tài)。 圖 Slave FIFO 模式的完整接口連接示意圖 片內(nèi) I2C 總線控制器特性 EZUSB FX2LP 芯片內(nèi)部還集成了 I2C 控制器，該控制器具有兩種功能：啟動加載數(shù)據(jù)和通用 I2C 總線接口。 DDR SDRAM 技術(shù)概述 DDR SDRAM的全稱是 Double Data Rate SDRAM，它是在原有 SDR SDRAM的基礎(chǔ)上改進(jìn)而來的， SDR SDRAM 在一個時鐘周期只傳輸一次數(shù)據(jù)，它只利用了時鐘的上升沿進(jìn)行數(shù)據(jù)傳輸；而 DDR SDRAM 則是在一個時鐘周期內(nèi)傳輸兩次數(shù)據(jù)，它能夠在時鐘的上升沿和下降沿各傳輸一次數(shù)據(jù)，因此被稱為雙倍速率同步動態(tài)隨機(jī)存儲器。如圖 所示，在這個結(jié)構(gòu)中，每個時鐘周期， 2n bits 的數(shù)據(jù)從存儲單元陣列傳輸?shù)?I/O 緩沖中去。 圖 2bit 預(yù)存取結(jié)構(gòu)圖 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 19 DDR SDRAM 時序介紹 時鐘輸入信號（ Clock， CK、 CK）是一組差分時鐘。但因?yàn)闇囟取㈦娮栊阅艿母淖兊仍颍?CK 上下沿間距可能發(fā)生變化，此時與其反相的 CK就起到了糾正的作用。行地址選通（ Row Address Strobe， RAS）有效的時候（在 CK的上升沿的時候， RAS 為低電平），此時地址線上的地址為行地址。區(qū)地址（ Bank Address， BA0， BA1）可用來選擇當(dāng)前的存儲區(qū)，如 BankA、 BankB、 BankC、BankD。 DQS 是 DDR SDRAM 中的重要功能，它的功能主要用來在一個時鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。圖 和圖 分別是 DDR SDRAM 進(jìn)行讀 /寫操作時 DQ 和 DQS的時序關(guān)系圖： 圖 DDR SDRAM 讀時序 在讀取時， DQS 與數(shù)據(jù)信號同時出現(xiàn)，也就是說在讀取時， DQS 的上下沿作為數(shù)據(jù)周期的分割點(diǎn)。 DDR SDRAM 芯片選型 如圖 所示，由于 FPGA 選用的 C8 的速度級，其 I/O 端口最大支持速度為 133MHz；而 Tuner 前端輸出數(shù)據(jù)為 10bit 數(shù)，故這里我們選擇鎂光公司的MT46V32M16P6T L。系統(tǒng)內(nèi)的硬件電路接口設(shè)計(jì)如圖 所示 。 本章小結(jié) 本章詳細(xì)地介紹了射頻前端、 FPGA、 USB 和 DDR SDRAM 技術(shù)，介紹了其工作流程，給出了各個模塊之間的連接方案，提出了本次設(shè)計(jì)的整體系統(tǒng)方案，確中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 22 定了本次數(shù)字電視廣播信號數(shù)據(jù)采集卡的芯片選型。 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 21 圖 DDR SDRAM 寫時序 在寫入時，以 DQS 的高低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上下沿。 數(shù)據(jù)寫掩碼（ Data Mask， DM） 信號和數(shù)據(jù)信號同時發(fā)出，接收方在 DQS的上升沿和下降沿來判斷 DM 的狀態(tài)。所有的輸入輸出數(shù)據(jù)都和 DQS 的上升沿下降沿同步。當(dāng)寫使能（ Write Enable， WE）是高電平的時候，向 DDR SDRAM 寫數(shù)，當(dāng) WE是低電平的時候，讀取 DDR SDRAM的數(shù)。當(dāng) CKE 在以給的 CK 的上升沿是高電平時，那么下一個 CK 的上升沿則繼續(xù)有效，否則即無效。 CK 起到出發(fā)時鐘校準(zhǔn)的作用。（在 CK 的上升沿和下降沿）。 nD D R S D R A MM e m o r y C e l l A r r a yI / O B u f f e rnnM e m o r y C e l l A r r a yI / O B u f f e rnS D R S D R A Mnn1 3 3 M H z1 3 3 M H z2 6 6 M b p s1 3 3 M H z1 3 3 M H z1 3 3 M H z 圖 DDR SDRAM 和 SDR SDRAM 傳輸速率比較 DDR SDRAM 通過應(yīng)用 2bit 預(yù)取結(jié)構(gòu)，使其數(shù)據(jù)傳輸速率達(dá)到工作時鐘的兩倍。其 I2C 總線的默認(rèn)傳輸速率為 100kb/s，可以被配置成快速方式，傳輸速率可達(dá) 400kb/s。 EZUSB的 Slave FIFO模式的控制引腳包括 SLOE（ Slave的輸出使能）、 SLRD（ Slave 的讀信號）、 SLWR（ Slave 的寫信號）、 SLCS（片選信號）、 PKTEND（包結(jié)束）和 FIFOADR[1:0]（ FIFO 選擇） [17]。 FLAGA~FLAGC 引腳能夠工作于兩種模式，可變 圖 Slave FIFO 同步和異步時序圖 的模式或者固定的模式； FLGAD 只能工作在固定的模式。這兩種模式可以被外部時鐘源或者內(nèi)部時鐘源驅(qū)動。數(shù)據(jù)總線是雙向的，其輸出使能由 SLOE 引腳來控制。而 EZUSB 提供了一種獨(dú)特的架構(gòu)，可以將 EZUSB 作為 USB 和外部邏輯電路之間的管道，是 USB 接口和應(yīng)用環(huán)境直接共享 FIFO， CPU 不參與數(shù)據(jù)傳輸，但允許以 FIFO 或 RAM 的方式訪問這些共享 FIFOs，這種被稱為“量子FIFO”的處理架構(gòu)，較好地解決了 USB 高速模式的帶寬問題，使本次設(shè)計(jì)的實(shí)現(xiàn)成為可能 [15]。該芯片雖然是針對 的，但是和 兼容，它支持兩種傳輸速率：全速（ Full Speed） 12Mbps 和高速（ High Speed） 480Mbps。 EZUSB FX2LP 的 CPU 采用的是增強(qiáng)型 8051 內(nèi)核，指令集和標(biāo)準(zhǔn)的 8051完全兼容，因此便于快速學(xué)習(xí)和應(yīng)用。 EZUSB FX2LP 芯片的內(nèi)部結(jié)構(gòu)如圖 所示。 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 14 ? 主機(jī)軟件對 USB 驅(qū)動程序發(fā)送的 I/O 請求包進(jìn)行相應(yīng)，同時將數(shù)據(jù)保存在接收數(shù)據(jù)緩沖區(qū)中。可以使用塊傳輸、中斷傳輸、同步傳輸和控制傳輸 4 種傳輸方式，同時，也可以選擇低速、全速、高速 3 種傳輸速率進(jìn)行傳輸。 USB 數(shù)據(jù)傳輸類型 USB 功能設(shè)備和 USB 主機(jī)軟件之間的通信需要以下 4 個部分： ? 主機(jī)軟件； ? USB 總線驅(qū)動程序； ? USB 主控制器驅(qū)動程序； ? USB 功能設(shè)備。 USB 系統(tǒng)的數(shù)據(jù)和命令的傳輸都是由 USB 主機(jī)來啟動的，所以 USB 主機(jī)在整個數(shù)據(jù)傳輸過程中占據(jù)著主導(dǎo)地位。在 USB 數(shù)據(jù)傳過程中，指向 USB 主機(jī)的數(shù)據(jù)傳輸稱為上行通信，指向 USB 設(shè)備的數(shù)據(jù)傳輸稱為下行通信。在廣播市場上， CycloneⅢ 器件也同樣實(shí)現(xiàn)了設(shè)計(jì)集成 ，提高性能，降低功耗，縮短了產(chǎn)品面市時間，同時滿足低成本需求。 ? 無 補(bǔ)償模式：這種模式下，反饋回路中沒有任何補(bǔ)償延時電路，內(nèi)部時鐘和輸入時鐘的相位關(guān)系就是由 EPLL 的基本特性決定的。 圖 PLL級聯(lián)示意圖 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 12 CycloneⅢ的 PLL 支持 3 種反饋模式：正常反饋模式、 0 延時驅(qū)動器反饋模式和無補(bǔ)償模式 [9]。詳細(xì)的 I/O 接口速度參考圖 ： 圖 CycloneⅢ 接口標(biāo)準(zhǔn) 圖 介紹了 CycloneⅢ FPGA 的 PLL 和時鐘網(wǎng)絡(luò) [12]： 中國傳媒大學(xué)碩士學(xué)位論文 數(shù)據(jù)采集系統(tǒng)的總體設(shè)計(jì)方案 11 圖 CycloneⅢ時鐘網(wǎng)絡(luò) CycloneⅢ FPGA 內(nèi)部有 20 個內(nèi)部全局時鐘網(wǎng)絡(luò)，可以由全局始終管腳clk0~clk復(fù)用的時鐘管腳 DPCLK0~DPCLK1 PLL 或者是內(nèi)部邏輯來驅(qū)動。 CycloneⅢ 簡介 低成本 CycloneⅢ FPGA 是 Altera Cyclone 系列的第三代產(chǎn)品。FPGA 的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用硬核等。 R F a c h