【正文】 …………………………… .9 端接電阻匹配方式 ……………………………………………………… .12 多負(fù)載的端接 …… ……………………………………………………… .15 反射的影響因素 ………………………………………………………… .16 第 六 章 串?dāng)_的理論分析和仿真 ………………………………………………… 19 容性耦合電流 …………………………………………………………… .20 感性耦合電流 …………………………… ……………………………… .21 近端串?dāng)_ ………………………………………………………………… .21 遠(yuǎn)端串?dāng)_ ………………………………………………………………… .22 串?dāng)_的影響因素 ………………………………………………………… .25 第 七 章 結(jié)束語 …………………………………………………………………… 28 參考文獻(xiàn) …………………………………………………………………………… 29 第一章 緒 論 隨著信息寬帶化和高速化的發(fā)展，以前的低速 PCB已完全不能滿足日益增長信息化發(fā)展的需要，人 們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來越快 ，相應(yīng)的高速 PCB的應(yīng)用也越來越廣，設(shè)計(jì)也越來越復(fù)雜。 借助功能強(qiáng)大的 Cadence公司 SpecctraQuest仿真軟件， 利用 IBIS模型， 對(duì)高速信號(hào)線進(jìn)行布局布線前 信號(hào)完整性仿真分析是一種簡(jiǎn)單 可行 行 的分析方法 ，可以發(fā)現(xiàn) 信號(hào)完整性 問題， 根據(jù)仿真結(jié)果 在 信號(hào)完整性相關(guān)問題上做出優(yōu)化的設(shè)計(jì) ， 從而縮短設(shè)計(jì)周期 。 本文概要地介紹了信號(hào)完整性 (SI)的相關(guān)問題，基于信號(hào)完整性分析的 PCB設(shè)計(jì)方法， 傳輸線基本理論， 詳盡 的闡述了影響信號(hào)完整性的兩大重要因素 —反射和串?dāng)_ 的相關(guān)理論 并提出了減小反射和串?dāng)_得有效辦法。高速電路有兩個(gè)方面的含義，一是頻率高，通常認(rèn)為數(shù)字電路的頻 率達(dá)到或是超過 45MHZ至 50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱為高速電路；二是從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)小于 6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無關(guān)． 高速 PCB的出現(xiàn)將對(duì)硬件人員提出更高的重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)論文 2 要求，僅僅依靠自己的經(jīng)驗(yàn)去布線，會(huì)顧此失彼，造成研發(fā)周期過長，浪費(fèi)財(cái)力物力，生產(chǎn)出來的產(chǎn)品不穩(wěn)定。只有在設(shè)計(jì)過程中融入 信號(hào)完整性 分析 ， 才能做到產(chǎn)品在上市時(shí)間和性能方面占優(yōu)勢(shì)。 第 二 章： Candence Allegro PCB 簡(jiǎn)介 高速 PCB的設(shè)計(jì)方法 傳統(tǒng)的 PCB設(shè)計(jì)方法 如圖 ，在最后測(cè)試之前，沒有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來完成的。所以必須借助先進(jìn)的設(shè)計(jì)工具來定性、定量的分析，控制設(shè)計(jì)流程 。在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來評(píng)估性能。 Cadence軟件針對(duì)高速 PCB的設(shè)計(jì)開發(fā)了自己的設(shè)計(jì)流程，如圖 2它的主要思想是用好的仿真分析設(shè)計(jì)來預(yù)防問題的發(fā)生，盡量在 PCB制作前解決一切可能發(fā)生的問題。 SpecctraQuest Interconnect Designer在高速 PCB設(shè)計(jì)中的應(yīng)用 高速系統(tǒng)設(shè)計(jì)的若干問題 “高速 ”設(shè)計(jì)并不是只適用于以較高時(shí)鐘速率運(yùn)行的設(shè)計(jì)，隨著驅(qū)動(dòng)器的上升和下降時(shí)間縮短，信號(hào)完整性和 EMC問題就會(huì)加大。對(duì)模擬樣板進(jìn)行仿真，是為了分析信號(hào)的完整性和 EMC性能，這意味著樣板里必須有足夠精確的器件模型。 SpecctraQuest interconnect Designer的性能簡(jiǎn)介 SpecctraQuest interconnect Designer是 Cadence公司為了滿足高速系統(tǒng)和板級(jí)設(shè)計(jì)需要而開發(fā)的工程設(shè)計(jì)環(huán)境。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構(gòu)成的系統(tǒng)中，包括 ASIC芯片，電路板，連接電纜，插接件等之間的連接進(jìn)行分析。 IBIS模型是一種基于 V/I曲線的對(duì) I/O 緩沖器快速準(zhǔn)確建摸的方法 ,是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國際標(biāo)準(zhǔn) ,它提供一種標(biāo)準(zhǔn)的文件格式來記錄如驅(qū)動(dòng)器輸出阻抗、上升 /下降時(shí)間及輸出負(fù)載等參數(shù) ,非常適合做振鈴 ( ringing) 和串?dāng)_ (crosstalk) 等高頻效應(yīng)的計(jì)算與仿真 。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的 PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串?dāng)_，過沖特性，信號(hào)延時(shí)，阻抗匹配等。 DML語言以 Spice語言為基礎(chǔ)，把IBIS模型嵌套在較大的宏模型中，在較大的 Spice模型中有功能性 IBIS模型，因此 SigNoise能以快得多的速度進(jìn)行仿真，而這種速度是純 Spice模型所無法達(dá)到的。 SpecctraQuest仿真流程 如下： 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)論文 4 圖 第 三 章 信號(hào)完整性分析 概論 信號(hào)完整性（ Signal Integrity） 概念 信號(hào)完整性是指信號(hào)在信號(hào)線上的質(zhì)量。具體主要包括串?dāng)_、反射、過沖與下沖、振蕩、信號(hào)延遲等。在高速的 PCB中導(dǎo)線必須等效為傳輸線，按照傳輸線理論，如果源端與負(fù)載端具有相同的阻抗，反射就不會(huì)發(fā)生了。如果在時(shí)鐘信號(hào)上可能引起時(shí)鐘沿不單調(diào)，進(jìn)而引起誤觸發(fā)。 因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓。在 Cadence的信號(hào)仿真工具中可以同時(shí)對(duì) 6條耦合信號(hào)線進(jìn)行串?dāng)_后仿真，可以設(shè)置的掃描參數(shù)有： PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號(hào)線長度和寬度，信號(hào)線的間距．仿真時(shí)還必須指定一個(gè)受侵害的信號(hào)線，也就是考察另外的信號(hào)線對(duì)本條線路的干擾情況，激勵(lì)設(shè)置為常高或是常低，這樣就可以測(cè)到其他信號(hào)線對(duì)本條信號(hào)線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。過分的下沖能夠引起假的時(shí)鐘或數(shù)據(jù)錯(cuò)誤。 振鈴由反射等 多種因素引起的， 振鈴 可以通過適當(dāng)?shù)亩私踊蚴歉淖?PCB參數(shù)予以減小，但是不可能完全消除。在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點(diǎn)，可以根據(jù)不同的電路仿真結(jié)果來確定具體的選擇方式。 由于傳輸線上的等效電容和電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號(hào)不能滿足接收端器件正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤。 信號(hào)完整性的解決方案 隨著各種 PCB仿真軟件的 出現(xiàn)，通過仿真指導(dǎo)布局來解決信號(hào)完整性問題成為行之有效的途徑。隨著時(shí)鐘頻率的增加，這將成為一項(xiàng)關(guān)鍵的確認(rèn)和驗(yàn)證步驟。 如 信號(hào)在走線上的傳輸時(shí)間 大于 電平跳變上升 /下降時(shí)間 的一半，則該走線判定為傳輸線。 如果 AB導(dǎo)線間的電壓不隨時(shí)間而變化， 在 AB導(dǎo)線就會(huì)存在靜態(tài)電場(chǎng)。 如果導(dǎo)線間的磁通量隨時(shí)間變化，傳輸線上就會(huì)產(chǎn)生感應(yīng)電壓，由法拉第定律有： dtdiLdtdV ?? ? 綜上所述， 傳輸線模型段由串聯(lián)電阻和電感、并聯(lián)電容組成，如下圖： 圖 從電路分析的角度講，以上三種結(jié)構(gòu)安排是等價(jià)的， 實(shí)際的傳輸線模型由無數(shù)多個(gè)短線段組成，短線段的長度趨重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)論文 7 于零。 圖 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)論文 9 信號(hào)到達(dá)瞬態(tài)阻抗不同的兩個(gè)區(qū)域的交界面時(shí)， 在導(dǎo)體中只存在一個(gè)電壓和一個(gè)電流回路，邊界處不可能出現(xiàn)電壓不連續(xù)，否則此處有一個(gè)無限大的電場(chǎng)；也不可能出現(xiàn)電流不連 續(xù)，否則此處有一個(gè)無限大的磁場(chǎng)，所以交界面的電壓和電流一定連續(xù)，則有： 21 VV? ， 21 II ? 而 由 歐姆定律知： 111 /ZVI ? ， 222 /ZVI ? 當(dāng)交界面兩側(cè)的阻抗不同時(shí)，以上四個(gè)關(guān)系不可能同時(shí)成立，這就說明在交界面上必然有反射回發(fā)射端的電壓，以平衡交界面兩端不匹配的電壓和電流。 振鈴 效應(yīng) 由電路諧振產(chǎn)生的振鈴效應(yīng) 在研究由反射引起的振鈴效應(yīng)前，先討論由電路諧振引起的振鈴效應(yīng)。如果走線長度小于有效長度的 1/6，該電路表現(xiàn)為集總系統(tǒng)，如果系統(tǒng)對(duì)輸入脈沖的響應(yīng)是沿走線分布的，稱之為分布系統(tǒng)。 印制版的走線類似于諧振電路，由板上的銅鉑提供電感，負(fù)載提供電容，同時(shí)銅鉑依其長度有分布電感存在。如下圖所示 ： 圖 減小振鈴噪聲 的一種有效手段是在電路中串聯(lián)一個(gè)小電阻，此時(shí)電路模型變?yōu)橄聢D： 圖 顯然，該電阻為諧振 電路提供了阻尼，該阻尼電阻能顯著減小振鈴幅度，縮短振鈴震蕩時(shí)間，同時(shí)幾乎不影響電路速度。同時(shí) TTL電平對(duì)高低門限有不同耐 受程度：典型的邏輯信號(hào)在高電平時(shí)有 ，而在低電平時(shí)為 ，而高低電平門限為 ，所以在從低到高的跳變產(chǎn)生的振鈴必須有（ =）的幅度才會(huì)產(chǎn)生數(shù)據(jù)錯(cuò)誤；而從高到低的振鈴幅度只要有（ =）就會(huì)產(chǎn)生數(shù)據(jù)錯(cuò)誤。 進(jìn)入傳輸線的實(shí)際電壓是由源電壓及內(nèi)阻和傳輸線組成的分壓器共同決定的， 設(shè)源電壓為 0V ，內(nèi)阻為 0R ，傳輸線的特性阻抗為 0Z ，則進(jìn)入傳輸線的實(shí)際電壓為： 0000 * RZ ZVVi ?? 由此可見 減小電源的內(nèi)阻有利于提高電源的利用率，在實(shí)際運(yùn)用中，驅(qū)動(dòng)源內(nèi)阻都遠(yuǎn)小于 傳輸線特性阻抗， 而負(fù)載