【正文】 e語言或類似 Spice的語言。功能級模型用于對系統(tǒng)級整體設(shè)計的評估，而電路 /器件模型則用于對設(shè)計內(nèi)部各個零部件進行精確分 析，找出難以鑒定的隱患。對這兩類模型都要進行仿真，并檢查器件互連及板子通路。 SpecctraQuest interconnect Designer的性能簡介 SpecctraQuest interconnect Designer是 Cadence公司為了滿足高速系統(tǒng)和板級設(shè)計需要而開發(fā)的工程設(shè)計環(huán)境。它將功能設(shè)計和物理實際設(shè)計有機的結(jié)合在一起。設(shè)計工程師能在直觀的環(huán)境中探索并解決與系統(tǒng)功能息息相關(guān)的高速設(shè)計問題。在進行實際的布局和布線之前， SpecctraQuest Interconnect Designer使設(shè)計工程師在時間特性，信號完整性， EMI，散熱及其他相關(guān)問題上作出最優(yōu)化的設(shè)計。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構(gòu)成的系統(tǒng)中，包括 ASIC芯片，電路板，連接電纜，插接件等之間的連接進行分析。 SpecctraQuest可以接受許多第三方廠商的網(wǎng)絡(luò)表信息，時間特性數(shù)據(jù)（例如 IBIS模型），提供了強大且易用的高速設(shè)計必須考慮的參數(shù)設(shè)置環(huán)境。 元件的 IBIS仿真 模型由元件的制造商提供，也可以自定義元件的模型。 IBIS (input/output buffer information) 輸入 /輸出緩沖器信息規(guī)范 ,是一個元件的標準模型信息 。 IBIS模型是一種基于 V/I曲線的對 I/O 緩沖器快速準確建摸的方法 ,是反映芯片驅(qū)動和接收電氣特性的一種國際標準 ,它提供一種標準的文件格式來記錄如驅(qū)動器輸出阻抗、上升 /下降時間及輸出負載等參數(shù) ,非常適合做振鈴 ( ringing) 和串擾 (crosstalk) 等高頻效應(yīng)的計算與仿真 。 IBIS模型是用于描述 I/O 緩沖信息特性的模型 ,一個輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊 ,由這些簡單的功能模塊就可以建立起完整的 IBIS模型 ,包括封裝所帶來的寄生參數(shù)、硅片本身的寄生電容、電源或地的嵌壓保護電路、門限和使能邏輯、上拉和下拉電路等 。 在 SpecctraQuest的參數(shù)設(shè)置 環(huán)境中你可以針對不同設(shè)計要求規(guī)定不同的約束條件。這些不同的約束條件可以通過參數(shù)分配表分配給電路板上不同的特定區(qū)域，或者分配給某一個信號組（ group），甚至具體到某一個網(wǎng)絡(luò)。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的 PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等。 SpecctraQuest內(nèi)部包括 SigNoise信號完整性 分析工具， SigNoise能接受 IBIS， Elecmodel和 Quad模型，轉(zhuǎn)換成其獨特的設(shè)計模型化語言（ DML）以完成復雜 I/O結(jié)構(gòu)的建模。這種結(jié)構(gòu)內(nèi)有可編程驅(qū)動強度緩沖器，動態(tài)上拉 /下拉 I/O緩沖器和動態(tài)鉗位二極管。這種復雜的 I/O結(jié)構(gòu)模型是純 IBIS模型難以作到的。 DML語言以 Spice語言為基礎(chǔ)，把IBIS模型嵌套在較大的宏模型中，在較大的 Spice模型中有功能性 IBIS模型，因此 SigNoise能以快得多的速度進行仿真，而這種速度是純 Spice模型所無法達到的。 SpecctraQuest對高速 系統(tǒng)的信號完整性分析和波形仿真，在高速系統(tǒng)設(shè)計中具有指導意義。設(shè)計者可以在電路板預布局的情況下，就可以對系統(tǒng)特性進行仿真，而且實踐證明，仿真結(jié)果不好的布局，在完成布線后的仿真結(jié)果也不好。在進行布局的調(diào)整，完成布線后，再進行仿真，對于效果不好的網(wǎng)絡(luò)分析原因，再加以針對性的改進，直至得到滿意的布線結(jié)果。 SpecctraQuest仿真流程 如下： 重慶郵電大學本科畢業(yè)設(shè)計論文 4 圖 第 三 章 信號完整性分析 概論 信號完整性（ Signal Integrity） 概念 信號完整性是指信號在信號線上的質(zhì)量。信號具有良好的信號完整性是指當 在需要的時候，具有所必需達到的電壓電平數(shù)值。差的信號完整性不是由某一因素導致的，而是由板級設(shè)計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會引起信號的完整性問題。具體主要包括串擾、反射、過沖與下沖、振蕩、信號延遲等。 信號完整性的引發(fā)因素 信號完整性問題由多種因素引起， 歸結(jié)起來有反射、串擾、 過沖和下沖、振鈴、信號延遲等， 其中反射和串擾是引發(fā)信號完整性問題的兩大主要因素。 反射 (reflection) 反射和我們所熟悉的光經(jīng) 過不連續(xù)的介質(zhì)時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波現(xiàn)象。此時信號功率沒有全部傳輸?shù)截撦d處，有一部分被反射回來了。在高速的 PCB中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發(fā)生了。如果二者阻抗不匹配就會引起反射，負載會將一部分電壓反射回源端。 根據(jù)負載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導致接收數(shù)據(jù)錯誤。如果在時鐘信號上可能引起時鐘沿不單調(diào)，進而引起誤觸發(fā)。一般布線的幾何形狀、不正 確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會導致此類反射。另外常有一個輸出多個接收，這時不同的布線策略產(chǎn)生的反射對每個接收端的影響也不相同，所以布線策略也是影響反射的一個不可忽視的因素。 串擾 （ crosstalk） 串擾是相鄰兩條信號線之間的不必要的耦合，信號線之間的互感和互容引起線上的噪聲。 因此也就把它分為感性串擾和容性串擾，分別引發(fā)耦合電流和耦合電壓。當信號的邊沿速率低于 lns時，串擾問題就應(yīng)該考慮了。如果信號線上有交變的信號電流通過時，會產(chǎn)生交變的磁場，處于磁場中的相鄰的信號線 會感應(yīng)出信號電壓。一般 PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及信號線的端接方式對串擾都有一定的影響。在 Cadence的信號仿真工具中可以同時對 6條耦合信號線進行串擾后仿真，可以設(shè)置的掃描參數(shù)有： PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號線長度和寬度，信號線的間距．仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設(shè)置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。 重慶郵電大學本科畢業(yè)設(shè)計論文 5 過沖 (overshoot)和下沖 (undershoot) 過沖是由于電路切換速度過快以及上面提到的反射所引起的信號跳變，也就是信號第一個峰值超過了峰值或谷值的設(shè)定電壓。 下沖是指下一個谷值或峰值。過分的過沖能夠引起保護二極管工作，導致過早地失效，嚴重的還會損壞器件。過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤。它們可以通過增加適當端接予以減少或消除。 振鈴 (ringing) 振蕩的現(xiàn)象是反復出現(xiàn)過沖和下沖。 信號的 振鈴 由 傳輸 線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近， 多次跨越邏輯電平門限會導致邏輯功能紊亂。 振鈴由反射等 多種因素引起的， 振鈴 可以通過適當?shù)亩私踊蚴歉淖?PCB參數(shù)予以減小，但是不可能完全消除。 在 Cadence的信號仿真軟件中，將以上的信號完整性問題都放在反射參數(shù)中去度量。在接收和驅(qū)動器件的 IBIS模型庫中，我們只需要設(shè)置不同的傳輸線阻抗參數(shù)、電阻值、信號傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計算出信號的波形以及相應(yīng)的數(shù)據(jù)，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號傳輸速率，在對應(yīng)的 PCB軟件 Allegro中，就可以根據(jù)相對應(yīng)的傳輸線阻抗 值和信號傳輸速率得到各層中相對應(yīng)信號線的寬度 (需提前設(shè)好疊層的順序和各參數(shù) )。選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據(jù)不同的電路選擇不同的方式。在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點，可以根據(jù)不同的電路仿真結(jié)果來確定具體的選擇方式。 信號延遲 (delay) 電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短。驅(qū) 動過載、走線過長都會引起延時。必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。 由于傳輸線上的等效電容和電感都會對信號的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤。在 Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數(shù)中度量 ， 有Settledelay、 Switchdelay、 Propdelay。其中前兩個與 IBIS模型庫中的測試負載有關(guān)，這兩個參數(shù)可以通過驅(qū)動器件和接收器件的用戶手冊參數(shù)得到，可以 將它們與仿真后的 Settledelay、 Switchdelay加以比較，如果在 Slow模式下得到的 Switchdelay都小于計算得到的值，并且在 Fast的模式下得到的 Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍 Propdelay。在具體器件布放的時候，如果器件的位置不合適，在對應(yīng)的時延表中那部分會顯示紅色，當把其位置調(diào)整合適后將會變成藍色，表示信號在器件之間的延時已經(jīng)滿足 Propdelay規(guī)定的