【正文】 嚴(yán)格遵照《 湖南科技學(xué)院畢業(yè)論文 (設(shè)計(jì) )工作管理辦法》的指示精神，結(jié)合個(gè)人的實(shí)際情況，完成這項(xiàng)設(shè)計(jì)所采取的主要措施有兩條：一是密切聯(lián)系 ,聯(lián)系本組設(shè)計(jì)成員及畢業(yè)設(shè)計(jì)指導(dǎo)導(dǎo)師，尋求有關(guān)畢業(yè)設(shè)計(jì)信息，確定設(shè)計(jì)課題方向與設(shè)計(jì)內(nèi)容；二是虛心學(xué)習(xí) ,利用課余時(shí)間到圖書館和網(wǎng)絡(luò)上查閱資料，并虛心向老師請(qǐng)教和同學(xué)進(jìn)行學(xué)習(xí)交流，保障畢業(yè)設(shè)計(jì)的順利完成 。 (2)經(jīng)驗(yàn)總結(jié)法。發(fā)送端發(fā)送完一個(gè)字節(jié)后，可經(jīng)過任意長的時(shí)間間隔再發(fā)送下一個(gè)字節(jié)。發(fā)送端可以在 任意時(shí)刻開始發(fā)送字符，因此必須在每一個(gè)字符的開始和結(jié)束的地方加上標(biāo)志，即加上開始位和停止位，以便使接收端能夠正確地將每一個(gè)字符接收下來。 C 湖南科技學(xué)院本科畢業(yè)論文（設(shè)計(jì)）開題報(bào)告書 論文（設(shè)計(jì)）題目 基于 Verilog HDL 的 串行 通信設(shè)計(jì) 作 者 姓 名 徐光 所屬系、 專業(yè)、年級(jí) 電子工程 系 電子信息工程 專業(yè) 2020 年級(jí) 指導(dǎo)教師姓名、職稱 梁曉琳 講師 預(yù)計(jì)字?jǐn)?shù) 10000 開題日期 選題的根據(jù)： 1）說明本選題的理論、實(shí)際意義 2）綜述國內(nèi)外有關(guān)本選題的研究動(dòng)態(tài)和自己的見解 所謂“串行通信”是指外設(shè)和計(jì)算機(jī)間使用一根數(shù)據(jù)信號(hào)線 (另外需要地線，可能還需要控制線 )，數(shù)據(jù)在一根數(shù)據(jù)信號(hào)線上一位一位地進(jìn)行傳輸，每一位數(shù)據(jù)都占據(jù)一個(gè)固定的時(shí)間長度。 月 月 在對(duì)資料充分研究的基礎(chǔ)上，確定方案，進(jìn)行硬件設(shè)計(jì)和編寫程序 。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。 月 月 對(duì)系統(tǒng)進(jìn)行仿真調(diào)試， 完成畢業(yè)論文的撰寫。 “異步通信”是一種很常用的通信方式。 異步傳輸又稱為起止式異步通信方式，其優(yōu)點(diǎn)是簡單、可靠，適用于面向字符的、低速的異步通信場(chǎng)合。 主要內(nèi)容： 為了將提高 FPGA 對(duì) 采集到的數(shù)據(jù)的處理能力， 程序制作大致如以下步驟 : （ 1） 實(shí)現(xiàn) Verilog HDL 的串行通信； （ 2） 熟悉 Verilog 語言的編寫； （ 3） 在設(shè)計(jì)過程中對(duì) Verilog 有進(jìn)一步理解； （ 4） 能夠?qū)崿F(xiàn)串行通信。將以前世人研究出的內(nèi)容、網(wǎng)上發(fā)表的文章加以歸納，進(jìn)行綜述，撰寫相關(guān)的應(yīng)用性論文。 主要參考資料： [1] 劉樂善 . 微型計(jì)算機(jī)接口技術(shù)及應(yīng)用 [M]．武漢：華中科技大學(xué)出版社 ． 2020． 5590. [2] 周明德 . 微型計(jì) 算機(jī)接口電路及應(yīng)用 [M]．北京：清華大學(xué)出版社 ． 1987． [3] 胡漢才 . 單片機(jī)原理及其接口技術(shù) [M]．北京：清華大學(xué)出版社 ． 2020． [4] 羅朝霞，高書莉 . CPLD/FPGA 設(shè)計(jì)及應(yīng)用 [M]．北京：人民郵電出版社． 2020． 4245． [5] 褚振勇，齊亮等 . FPGA 設(shè)計(jì)及應(yīng)用（第二版） [M]．西安：西安電子科技大學(xué)出版社． 2020． [6] 李洪偉 . 基于 QuartusII 的 FPGA/CPLD 設(shè)計(jì) [M]．北京：電子工業(yè)出版社． 2020． 92101． [7] ALTERA. acex programmable munication interface datasheet. [A]. altera. . . 2020． [8] 江國強(qiáng) . EDA 技術(shù)與應(yīng)用 [M]．北京：電子工業(yè)出版社． 2020． [9] Lattice Reference Designs. Universal Asynchronous Receiver Transmitter ,2020． [10] 楊英強(qiáng) . 一種基于 FPGA 的 UART電路實(shí)現(xiàn) [J]．現(xiàn)代電子技術(shù)報(bào)． 2020（ 33） :1416． 指導(dǎo) 教師意見： 指導(dǎo)教師簽名： 教研室意見： 簽 名： 年 月 日 E 開 題 報(bào) 告 會(huì) 紀(jì) 要 時(shí)間 2020 年 12 月 25 日 地點(diǎn) 3 教 103 教室 與 會(huì) 人 員 姓 名 職務(wù)（職稱） 姓 名 職務(wù)（職稱） 姓 名 職務(wù)（職稱） 張新安 教授 潘海軍 高級(jí)實(shí)驗(yàn)師 張丹 碩士 唐云 講師 梁曉琳 講師 李榮 講師 會(huì)議記錄摘要： 1． 為什么要選擇異步傳輸？ 答：因?yàn)楫惒絺鬏? 簡單 、可靠，適用于面向字符的、低速的異步通信場(chǎng)合 。 ？ 答：隨著計(jì)算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來越廣泛，計(jì)算機(jī)通信顯的尤為重要。 F 湖南科技學(xué)院畢業(yè)論文（設(shè)計(jì)）中期檢查表 畢業(yè)論文（設(shè)計(jì)）題 目 基于 Verilog HDL 的 串行 通信設(shè)計(jì) 學(xué)生姓名 徐光 學(xué) 號(hào) 202006002333 系 別 電子工程系 專 業(yè) 電子信息工程 指導(dǎo)教師 梁曉琳 檢查日期 2020 年 4 月 10 日 指導(dǎo)教師檢查情況記載及修改意見： 檢查情況記載： 已查閱各種相關(guān)資料，對(duì)相關(guān)知識(shí)有一定的了解和掌握 ； 論文內(nèi)容較為合理； 介紹現(xiàn)有技術(shù)過多，創(chuàng)新性欠佳； 參考文獻(xiàn)書寫不規(guī)范； 中文摘要和關(guān)鍵詞寫得不好 。 學(xué) 生 簽 名： 2020 年 1 月 1 日 指導(dǎo)教師簽名： 2020 年 1 月 1 日 指導(dǎo)內(nèi)容 記錄 (二 ) 根據(jù)畢業(yè)設(shè)計(jì)論文要求 ，指導(dǎo)確定初步方案以及大致如何去實(shí)現(xiàn)。 學(xué) 生 簽 名： 2020 年 3 月 16 日 指導(dǎo)教師簽名： 2020 年 3 月 16 日 指導(dǎo)內(nèi)容 記錄 (六 ) 對(duì)仿真進(jìn)行調(diào)試。 I 湖南科技學(xué)院本科畢業(yè)論文（設(shè)計(jì)）評(píng)審表 論文題目 基于 Verilog HDL的 串行 通信設(shè)計(jì) 作者姓名 徐光 所屬系、專業(yè)、年級(jí) 電子工程 系 通信工程 專業(yè) 2020 年級(jí) 指導(dǎo)教師 姓名、職稱 梁曉琳 講師 字 數(shù) 10000 定稿日期 中 文 摘 要 通用異步接收發(fā)送器 (UART)是一種短距離串行傳輸接口，在數(shù)字通信和控制系統(tǒng)中得到了廣泛應(yīng)用。結(jié)果表明該 UART功能正確、穩(wěn)定、可靠 , 可以很好地應(yīng)用于異步串行通信 中。 10 選題恰當(dāng) 題目規(guī)模適當(dāng)，難易度適中；有一定的科學(xué)性。 5 研究方法和手段的運(yùn)用能力 能運(yùn)用本學(xué)科常規(guī)研究方法及相關(guān)研究手段（如計(jì)算機(jī)、實(shí)驗(yàn)儀器設(shè)備等）進(jìn)行實(shí)驗(yàn)、實(shí)踐并加工處理、總結(jié)信息。 15 寫作規(guī)范 符合學(xué)術(shù)論文的基本要求。 K 評(píng)閱教師評(píng)定成績 評(píng)審基元 評(píng)審要素 評(píng)審內(nèi)涵 滿分 評(píng)閱教師 實(shí)評(píng)分 選題質(zhì)量25% 目的明確 符合要求 選題符合專業(yè)培養(yǎng)目標(biāo)，體現(xiàn)學(xué)科、專業(yè)特點(diǎn)和教學(xué)計(jì)劃的基本要求，達(dá)到畢業(yè)論文（設(shè)計(jì)）綜合訓(xùn) 練的目的。 10 綜合運(yùn)用 知識(shí)能力 能運(yùn)用所學(xué)專業(yè)知識(shí)闡述問題；能對(duì)查閱的資料進(jìn)行整理和運(yùn)用；能對(duì)其科學(xué)論點(diǎn)進(jìn)行論證。 5 論文質(zhì)量35% 文題相符 較好地完成論文選題的目的要求。 10 論文篇幅 10000 字左右。 3. UART 主要功能是什么？ 答： UART 主要功能是從 CPU 接收并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出，或者是從 串行讀入外部數(shù)據(jù)，將其轉(zhuǎn)換為并行數(shù)據(jù)，送往 CPU。在 QuartusII 軟件開發(fā)環(huán)境下實(shí)現(xiàn)文件編譯，并在 Modelsim 環(huán)境下進(jìn)行了功能仿真。 “ 異步通信 ” 是一種很常用的通信方式。 異步傳輸又稱為起止式異步通信方式，其優(yōu)點(diǎn)是簡單、可靠，適用于面向字符的、低速的異步通信場(chǎng)合 。 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來 的一種硬件描述語言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。與之相比，VHDL 的學(xué)習(xí)要困難一些。串并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。正是這些串行接口芯片彌補(bǔ)了串行通信較為復(fù)雜這一缺陷。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。但是， Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。 6 Verilog HDL 中有兩類 數(shù)據(jù)類型 ：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。 FPGA 的配置方式 表 1 常用 FPGA 的 配置方式 配 置 方 式 典 型 應(yīng) 用 被動(dòng)串行方式 Passive Serial（ PS） 可以通過如下方式實(shí)現(xiàn)配置： 置片（ EPC1 EPC8 和 EPC4）； 2..EPC EPC1441 配置片； ； Blaster 下載線、 Master Blaste 通信線、 ByteBlasterII 和 ByteBlaster MV 下載線。 5 FPGA 配置流程及配置引腳定義 上 電復(fù) 位初 始 化配 置用 戶 模 式n C O N F I G 被 拉 低初 始 化 結(jié) 束n C O N F I G 被 拉 低n C O N F I G 被 拉 低或 C R C 校 驗(yàn) 出 錯(cuò)釋 放 C O N F _ D O N E 引 腳 并 被 外部 上 拉 電 阻 拉 高電 壓 達(dá) 到 工 作 電 壓電 壓 不 穩(wěn) 定 C O N F _ D O N E引 腳為 低 電 平初 始 化 未 結(jié) 束 圖 1 FPGA配置流程 在本設(shè)計(jì)中， FPGA 芯片選擇的 是 ACEX1K 系列器件，配置方式選擇 PS 模式，所以選擇配置芯片 EPC2 對(duì) FPGA 進(jìn)行配置 [5]。當(dāng) OE 引腳接低電平時(shí)， 6 不論 nCS 為何狀態(tài)，地址計(jì)數(shù)器復(fù)位， DATA 引腳輸出為高阻狀態(tài)。存儲(chǔ)在 EPC2 器件中的數(shù)據(jù)在其內(nèi)部時(shí)鐘的控制下順序輸出到 DATA 腳，然后在控制信號(hào)的控制下輸出到 FPGA 器件的 DATA0 或 DATA 引腳 [6]。在配置過程中，系統(tǒng)需要實(shí)時(shí)監(jiān)測(cè)，一旦出現(xiàn)錯(cuò)誤， nSTATUS 將被拉低，系統(tǒng)識(shí)別到這個(gè)信號(hào)后，立即重新啟動(dòng)配置過程。 實(shí)現(xiàn) RS232 電平和 TTL/CMOS 電平轉(zhuǎn)換可以用接口芯片來實(shí)現(xiàn)，實(shí)現(xiàn)數(shù)據(jù)的串行到并行轉(zhuǎn)換用的是 UART，它們是實(shí)現(xiàn)串行通信必不可少的兩個(gè)部分。 UART 模塊概述 UART 即通用異步收發(fā)器，它廣泛使用串行數(shù)據(jù)傳輸協(xié)議。停止位和空閑位都規(guī)定高電平 (邏輯值 1)，這樣可以保證起始位開始處 有一個(gè)下降沿。收發(fā)雙方取得同步的方法是采用固定的串行數(shù)據(jù)格式，即在數(shù)據(jù)格式設(shè)置中分別加上起始位和停止位，來標(biāo)志一個(gè)數(shù)據(jù)幀的開始和結(jié)束 [9]。 通信接口 MAX485 采用單一電源 + V 工作，采用半雙工通信 方式 ，其管腳如圖 5所 示，各管腳功能如表 2 所示 。在與單片機(jī)連接時(shí)接線非常簡單，只需要一個(gè)信號(hào)控制 MAX485 的接收和發(fā)送即可。因此， RS485不能和 TTL 電平直接相連，使用時(shí)必須進(jìn)行電平轉(zhuǎn)換，否則將使 TTL 電路燒壞。因此，在串行接口中，必須要有接收移位寄存器 (串 — 并 )和發(fā)送移位寄存器 (并 —串 )。在數(shù)據(jù)輸出過程中， CPU 把要輸出的字符 (并行地 )送入數(shù)據(jù)輸出寄存器，數(shù)據(jù)輸出寄存器的內(nèi)容傳輸?shù)桨l(fā)送移位寄存器，然后由發(fā)送移位寄存器移位，把數(shù)據(jù)一位一位地送到外設(shè)。 11 接口模塊接口模塊D 7 ~ D 0D 7 ~ D 0A 2 ~ A 0A 2 ~ A 0r s tr s tw r i t e _ c m dw r i t e _ c m dr e a d _ c m dr e a d _ c m dc l kc l ku a r t _ d _ r e a d yu a r t _ d _ r e a d y發(fā) 送 緩 沖 區(qū)發(fā) 送 緩 沖