【正文】 嚴格遵照《 湖南科技學院畢業(yè)論文 (設計 )工作管理辦法》的指示精神，結合個人的實際情況，完成這項設計所采取的主要措施有兩條：一是密切聯系 ,聯系本組設計成員及畢業(yè)設計指導導師，尋求有關畢業(yè)設計信息，確定設計課題方向與設計內容；二是虛心學習 ,利用課余時間到圖書館和網絡上查閱資料，并虛心向老師請教和同學進行學習交流，保障畢業(yè)設計的順利完成 。 (2)經驗總結法。發(fā)送端發(fā)送完一個字節(jié)后，可經過任意長的時間間隔再發(fā)送下一個字節(jié)。發(fā)送端可以在 任意時刻開始發(fā)送字符，因此必須在每一個字符的開始和結束的地方加上標志，即加上開始位和停止位，以便使接收端能夠正確地將每一個字符接收下來。 C 湖南科技學院本科畢業(yè)論文（設計）開題報告書 論文（設計）題目 基于 Verilog HDL 的 串行 通信設計 作 者 姓 名 徐光 所屬系、 專業(yè)、年級 電子工程 系 電子信息工程 專業(yè) 2020 年級 指導教師姓名、職稱 梁曉琳 講師 預計字數 10000 開題日期 選題的根據： 1）說明本選題的理論、實際意義 2）綜述國內外有關本選題的研究動態(tài)和自己的見解 所謂“串行通信”是指外設和計算機間使用一根數據信號線 (另外需要地線，可能還需要控制線 )，數據在一根數據信號線上一位一位地進行傳輸，每一位數據都占據一個固定的時間長度。 月 月 在對資料充分研究的基礎上，確定方案，進行硬件設計和編寫程序 。對本文的研究做出重要貢獻的個人和集體均已在文中以明確方式標明。本人完全意識到本聲明的法律結果由本人承擔。 月 月 對系統(tǒng)進行仿真調試， 完成畢業(yè)論文的撰寫。 “異步通信”是一種很常用的通信方式。 異步傳輸又稱為起止式異步通信方式，其優(yōu)點是簡單、可靠，適用于面向字符的、低速的異步通信場合。 主要內容： 為了將提高 FPGA 對 采集到的數據的處理能力， 程序制作大致如以下步驟 : （ 1） 實現 Verilog HDL 的串行通信； （ 2） 熟悉 Verilog 語言的編寫； （ 3） 在設計過程中對 Verilog 有進一步理解； （ 4） 能夠實現串行通信。將以前世人研究出的內容、網上發(fā)表的文章加以歸納，進行綜述，撰寫相關的應用性論文。 主要參考資料： [1] 劉樂善 . 微型計算機接口技術及應用 [M]．武漢：華中科技大學出版社 ． 2020． 5590. [2] 周明德 . 微型計 算機接口電路及應用 [M]．北京：清華大學出版社 ． 1987． [3] 胡漢才 . 單片機原理及其接口技術 [M]．北京：清華大學出版社 ． 2020． [4] 羅朝霞，高書莉 . CPLD/FPGA 設計及應用 [M]．北京：人民郵電出版社． 2020． 4245． [5] 褚振勇，齊亮等 . FPGA 設計及應用（第二版） [M]．西安：西安電子科技大學出版社． 2020． [6] 李洪偉 . 基于 QuartusII 的 FPGA/CPLD 設計 [M]．北京：電子工業(yè)出版社． 2020． 92101． [7] ALTERA. acex programmable munication interface datasheet. [A]. altera. . . 2020． [8] 江國強 . EDA 技術與應用 [M]．北京：電子工業(yè)出版社． 2020． [9] Lattice Reference Designs. Universal Asynchronous Receiver Transmitter ,2020． [10] 楊英強 . 一種基于 FPGA 的 UART電路實現 [J]．現代電子技術報． 2020（ 33） :1416． 指導 教師意見： 指導教師簽名： 教研室意見： 簽 名： 年 月 日 E 開 題 報 告 會 紀 要 時間 2020 年 12 月 25 日 地點 3 教 103 教室 與 會 人 員 姓 名 職務（職稱） 姓 名 職務（職稱） 姓 名 職務（職稱） 張新安 教授 潘海軍 高級實驗師 張丹 碩士 唐云 講師 梁曉琳 講師 李榮 講師 會議記錄摘要： 1． 為什么要選擇異步傳輸？ 答：因為異步傳輸 簡單 、可靠，適用于面向字符的、低速的異步通信場合 。 ？ 答：隨著計算機技術的發(fā)展和廣泛應用，尤其是在工業(yè)控制領域的應用越來越廣泛，計算機通信顯的尤為重要。 F 湖南科技學院畢業(yè)論文（設計）中期檢查表 畢業(yè)論文（設計）題 目 基于 Verilog HDL 的 串行 通信設計 學生姓名 徐光 學 號 202006002333 系 別 電子工程系 專 業(yè) 電子信息工程 指導教師 梁曉琳 檢查日期 2020 年 4 月 10 日 指導教師檢查情況記載及修改意見： 檢查情況記載： 已查閱各種相關資料，對相關知識有一定的了解和掌握 ； 論文內容較為合理； 介紹現有技術過多，創(chuàng)新性欠佳； 參考文獻書寫不規(guī)范； 中文摘要和關鍵詞寫得不好 。 學 生 簽 名： 2020 年 1 月 1 日 指導教師簽名： 2020 年 1 月 1 日 指導內容 記錄 (二 ) 根據畢業(yè)設計論文要求 ，指導確定初步方案以及大致如何去實現。 學 生 簽 名： 2020 年 3 月 16 日 指導教師簽名： 2020 年 3 月 16 日 指導內容 記錄 (六 ) 對仿真進行調試。 I 湖南科技學院本科畢業(yè)論文（設計）評審表 論文題目 基于 Verilog HDL的 串行 通信設計 作者姓名 徐光 所屬系、專業(yè)、年級 電子工程 系 通信工程 專業(yè) 2020 年級 指導教師 姓名、職稱 梁曉琳 講師 字 數 10000 定稿日期 中 文 摘 要 通用異步接收發(fā)送器 (UART)是一種短距離串行傳輸接口，在數字通信和控制系統(tǒng)中得到了廣泛應用。結果表明該 UART功能正確、穩(wěn)定、可靠 , 可以很好地應用于異步串行通信 中。 10 選題恰當 題目規(guī)模適當，難易度適中；有一定的科學性。 5 研究方法和手段的運用能力 能運用本學科常規(guī)研究方法及相關研究手段（如計算機、實驗儀器設備等）進行實驗、實踐并加工處理、總結信息。 15 寫作規(guī)范 符合學術論文的基本要求。 K 評閱教師評定成績 評審基元 評審要素 評審內涵 滿分 評閱教師 實評分 選題質量25% 目的明確 符合要求 選題符合專業(yè)培養(yǎng)目標，體現學科、專業(yè)特點和教學計劃的基本要求，達到畢業(yè)論文（設計）綜合訓 練的目的。 10 綜合運用 知識能力 能運用所學專業(yè)知識闡述問題；能對查閱的資料進行整理和運用；能對其科學論點進行論證。 5 論文質量35% 文題相符 較好地完成論文選題的目的要求。 10 論文篇幅 10000 字左右。 3. UART 主要功能是什么？ 答： UART 主要功能是從 CPU 接收并行數據轉換成串行數據輸出，或者是從 串行讀入外部數據，將其轉換為并行數據，送往 CPU。在 QuartusII 軟件開發(fā)環(huán)境下實現文件編譯，并在 Modelsim 環(huán)境下進行了功能仿真。 “ 異步通信 ” 是一種很常用的通信方式。 異步傳輸又稱為起止式異步通信方式，其優(yōu)點是簡單、可靠，適用于面向字符的、低速的異步通信場合 。 Verilog HDL 就是在用途最廣泛的 C 語言的基礎上發(fā)展起來 的一種硬件描述語言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關的故障模擬與時序分析工具。與之相比，VHDL 的學習要困難一些。串并轉換可用軟件實現，也可用硬件實現。正是這些串行接口芯片彌補了串行通信較為復雜這一缺陷。數字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。 Verilog HDL 語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。但是， Verilog HDL 語言的核心子集非常易于學習和使用，這對大多數建模應用來說已經足夠。 6 Verilog HDL 中有兩類 數據類型 ：線網數據類型和寄存器數據類型。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的 RAM 進行編程。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。 FPGA 的配置方式 表 1 常用 FPGA 的 配置方式 配 置 方 式 典 型 應 用 被動串行方式 Passive Serial（ PS） 可以通過如下方式實現配置： 置片（ EPC1 EPC8 和 EPC4）； 2..EPC EPC1441 配置片； ； Blaster 下載線、 Master Blaste 通信線、 ByteBlasterII 和 ByteBlaster MV 下載線。 5 FPGA 配置流程及配置引腳定義 上 電復 位初 始 化配 置用 戶 模 式n C O N F I G 被 拉 低初 始 化 結 束n C O N F I G 被 拉 低n C O N F I G 被 拉 低或 C R C 校 驗 出 錯釋 放 C O N F _ D O N E 引 腳 并 被 外部 上 拉 電 阻 拉 高電 壓 達 到 工 作 電 壓電 壓 不 穩(wěn) 定 C O N F _ D O N E引 腳為 低 電 平初 始 化 未 結 束 圖 1 FPGA配置流程 在本設計中， FPGA 芯片選擇的 是 ACEX1K 系列器件，配置方式選擇 PS 模式，所以選擇配置芯片 EPC2 對 FPGA 進行配置 [5]。當 OE 引腳接低電平時， 6 不論 nCS 為何狀態(tài)，地址計數器復位， DATA 引腳輸出為高阻狀態(tài)。存儲在 EPC2 器件中的數據在其內部時鐘的控制下順序輸出到 DATA 腳，然后在控制信號的控制下輸出到 FPGA 器件的 DATA0 或 DATA 引腳 [6]。在配置過程中，系統(tǒng)需要實時監(jiān)測，一旦出現錯誤， nSTATUS 將被拉低，系統(tǒng)識別到這個信號后，立即重新啟動配置過程。 實現 RS232 電平和 TTL/CMOS 電平轉換可以用接口芯片來實現，實現數據的串行到并行轉換用的是 UART，它們是實現串行通信必不可少的兩個部分。 UART 模塊概述 UART 即通用異步收發(fā)器，它廣泛使用串行數據傳輸協(xié)議。停止位和空閑位都規(guī)定高電平 (邏輯值 1)，這樣可以保證起始位開始處 有一個下降沿。收發(fā)雙方取得同步的方法是采用固定的串行數據格式，即在數據格式設置中分別加上起始位和停止位，來標志一個數據幀的開始和結束 [9]。 通信接口 MAX485 采用單一電源 + V 工作，采用半雙工通信 方式 ，其管腳如圖 5所 示，各管腳功能如表 2 所示 。在與單片機連接時接線非常簡單，只需要一個信號控制 MAX485 的接收和發(fā)送即可。因此， RS485不能和 TTL 電平直接相連，使用時必須進行電平轉換，否則將使 TTL 電路燒壞。因此，在串行接口中，必須要有接收移位寄存器 (串 — 并 )和發(fā)送移位寄存器 (并 —串 )。在數據輸出過程中， CPU 把要輸出的字符 (并行地 )送入數據輸出寄存器，數據輸出寄存器的內容傳輸到發(fā)送移位寄存器，然后由發(fā)送移位寄存器移位，把數據一位一位地送到外設。 11 接口模塊接口模塊D 7 ~ D 0D 7 ~ D 0A 2 ~ A 0A 2 ~ A 0r s tr s tw r i t e _ c m dw r i t e _ c m dr e a d _ c m dr e a d _ c m dc l kc l ku a r t _ d _ r e a d yu a r t _ d _ r e a d y發(fā) 送 緩 沖 區(qū)發(fā) 送 緩 沖