【正文】 評閱教師簽名： 說明：評定成績分為優(yōu)秀、良好、中等、及格、不及格五個等級，實(shí)評 總分 90— 100 分記為優(yōu)秀， 80— 89 分記為良好， 70— 79 分記為中等， 60— 69 分記為及格， 60 分以下記為不及格。 2. 異步串行通信大致 思路是什么？ 答： 1. 將 串行 電平轉(zhuǎn)換為設(shè)備電路板的工作電平，即實(shí)現(xiàn) RS232 電平 TTL/CMOS 電平的轉(zhuǎn)換； 2. 接收并且檢驗(yàn)串行的數(shù)據(jù)，將數(shù)據(jù)變成并行的并提供給處理器處理。 會議主持人： 記 錄 人： 年 月 日 M 答 辯 小 組 意 見 評語： 評定等級： 負(fù)責(zé)人（簽名）： 年 月 日 系 學(xué) 位 委 員 會 意 見 評語： 論文（設(shè)計(jì)）最終評定等級： 負(fù)責(zé)人（簽名）： 系部（公章） 年 月 日 校 學(xué) 位 委 員 會 意 見 評語： 評定等級： 負(fù)責(zé)人（簽名）： 年 月 日 I 目 錄 緒論 ........................................................................................................................... 1 1 FPGA 及其配置 ..................................................................................................... 3 Verilog 的基本情況 ..................................................................................... 3 FPGA 的基本介紹 ............................................................................. 3 Verilog 的特點(diǎn) ................................................................................... 3 FPGA 的配置 ............................................................................................... 4 FPGA 的配置方式 ............................................................................. 4 FPGA 配置流程及配置 引腳定義 ..................................................... 5 配置芯片 EPC2 的工作過程 ........................................................... 5 2 基于 FPGA 的串行通信 總體設(shè)計(jì) ....................................................................... 7 串行通信設(shè)計(jì)思路 ..................................................................................... 7 UART 模塊概述 .......................................................................................... 7 UART 通信原理 .......................................................................................... 7 通信接口 ..................................................................................................... 8 串行通信 總體方案 ..................................................................................... 9 3 UART 模塊的設(shè)計(jì)與實(shí)現(xiàn) .................................................................................. 12 UART 核心模塊的設(shè)計(jì) ........................................................................... 12 波特率發(fā)生器 ................................................................................. 12 串行數(shù)據(jù)接收模塊 ......................................................................... 14 串行數(shù)據(jù)發(fā)送模塊 ......................................................................... 17 各 模塊設(shè)計(jì) ............................................................................................... 19 波特率發(fā)生器模塊 ......................................................................... 19 配置寄存器模塊 ............................................................................. 20 接收數(shù)據(jù)模塊 ................................................................................. 20 接收數(shù)據(jù)幀模塊 ............................................................................. 20 II 發(fā)送數(shù)據(jù)模塊 ................................................................................. 21 發(fā)送數(shù)據(jù)幀模塊 ........................................................................... 211 幀處理模塊 ................................................................................... 222 RS232 模塊 ...................................................................................... 22 頂層模塊 ......................................................................................... 22 UART 模塊設(shè)計(jì)總結(jié) .............................................................................. 233 4 文件編譯與功能仿真 ....................................................................................... 244 文件編譯 ................................................................................................. 244 仿真結(jié)果 ................................................................................................. 255 功能仿真總結(jié) ......................................................................................... 288 結(jié)論 ....................................................................................................................... 299 附錄 A ................................................................................................................... 311 附錄 B 程序源代碼 ............................................................................................. 322 III 基于 Verilog HDL 的串行 通信 設(shè)計(jì) 摘 要 通用異步接收發(fā)送器 (UART)是一種短距離串行傳輸接口，在數(shù)字通信和控制系統(tǒng)中得到了廣泛應(yīng)用。 本設(shè)計(jì)包含 UART 的發(fā)送模塊、接收模塊和波特率發(fā)生器，所有功能的實(shí)現(xiàn)全部采用 Verilog HDL 硬件描述語言來進(jìn)行描述。結(jié)果表明該 UART 功能正確、穩(wěn)定、可靠 , 可以很好地應(yīng)用于異步串行通信中。s FPGA device, the UART core function is embedded into the FPGA, which not only achieves main asynchronous munication function of the whole circuit, but also makes the whole circuit simple, stable and reliable. This design includes the transmitter module, the receiver module and the baudrate generator. All functions are given by Verilog HDL. All documents were piled under QuartusII environment and the functions are simula ted under Modelsim environment. The result of the simulations and synthesis show s that the UART function is correct, stable, reliable, and can be widely used in asynchronous serial munication. 【 Key words】 FPGA UART Verilog HDL 1 緒論 所 謂“串行通信”是指外設(shè)和計(jì)算機(jī)間使用一根數(shù)據(jù)信號線 (另外需要地線，可能還需要控制線 )，數(shù)據(jù)在一根數(shù)據(jù)信號線上一位一位地進(jìn)行傳輸，每一位數(shù)據(jù)都占據(jù)一個固定的時間長度。異步通信在發(fā)送字符時，所發(fā)送的字符之間的時間間隔可以是任意的。發(fā)送端可以在任意時刻開始發(fā)送字符，因此 必須在每一個字符的開始和結(jié)束的地方加上標(biāo)志，即加上開始位和停止位，以便使接收端能夠正確地將每一個字符接收下來。 它的缺點(diǎn)是通信開銷大 ， 每傳輸一個字符都要額外附加 2~3 位，通信效率比較低 ， 但接收端可使用廉價的、具有一般精度的時鐘來進(jìn)