【正文】 ELSE IF Q2=9 THEN IF Q31001 THEN Q2:=0010。 ELSE IF Q2=8 THEN IF Q31001 THEN Q2:=0001。 ELSE IF Q2=7 THEN IF Q31001 THEN Q2:=0000。 END IF。 ELSE IF Q2=9 THEN IF Q31001 THEN Q2:=0001。 ELSE IF Q2=8 then IF Q31001 THEN Q2:=0000。 END IF。 IF Q31001 THEN Q3:=Q3+1。 ELSE IF K=39。 THEN CASE SI IS WHEN 00 =IF K=39。Q3:=0000。 END IF。 END IF。 Q3:=Q3+1。 Q3:=Q3+1。 END IF。 WHEN 10= IF Q21001 THEN Q2:=Q2+1。 END IF。 ELSE Q2:=0000。 Q3:=Q3。139。 THEN Q2:=0000。 BEGIN IF SS=39。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 K:IN STD_LOGIC。 USE 。 k1=q1。 end if。 else q2:=0000。139。 then q1:=0000。 architecture one of distance is begin process(clks,clr2,sf) variable q1:std_logic_vector(3 downto 0)。 Sf:in std_logic_vector(1 downto 0)。 use 。 kk=k。 end if。q1:=0000。 q2:=q2。 then q1:=q1+1。event and clks=39。 architecture one of cc is begin process(clks,en) variable q1:std_logic_vector(3 downto 0)。 use 。 END PROCESS。 END IF。 THEN CQI:=CQI+1。 THEN STATE:=00。EVENT AND CLK=39。 THEN CQI:=(OTHERS=39。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 STO:IN STD_LOGIC。 USE 。 FOUT=FULL。 FULL:=39。 THEN 7 IF CNT=100 THEN CNT:=000 。 VARIABLE FULL :STD_LOGIC。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 系統(tǒng)的總體設(shè)計(jì) （ 1）、頂層電路設(shè)計(jì) 頂層的 VHDL 設(shè)計(jì)實(shí)際就是將 分頻器模塊、車行狀態(tài)模塊、里程計(jì)數(shù)模塊、車費(fèi)計(jì)數(shù)模塊、數(shù)碼管選擇模塊、譯碼模塊這幾個(gè)模塊連接起來(lái)就行。 2)車行狀態(tài)模塊：將汽車的啟動(dòng)、停止、暫停狀態(tài)輸出。 3. 能模擬汽車啟動(dòng)、停止、暫停等狀態(tài)。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。它是作為專用集成電路 4 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 （ 8) 進(jìn)行管腳分配。 Family 選擇 Cyclone， 240， 8。 （ 2) 選擇路徑。 QuartusⅡ 簡(jiǎn)介 Quartus II 是 Alera 公司推出的一款功能強(qiáng)大，兼容性最好的 EDA 工具軟件。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 本 設(shè)計(jì)利用 VHDL 語(yǔ)言、 CPLD 設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng)，以 QuartusⅡ軟件作為開(kāi)發(fā)平臺(tái)，設(shè)計(jì)了出租車計(jì)費(fèi)器系統(tǒng)程序并進(jìn)行了程序仿真。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。使其實(shí)現(xiàn)計(jì)費(fèi)以及預(yù)置和模擬汽車啟動(dòng)、停止、暫停等功能，并動(dòng)態(tài)掃描顯示車費(fèi)數(shù)目和路程數(shù)目。 VHDL 的程序特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱為設(shè)計(jì)實(shí)體（可以是個(gè)元件、電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可示部分，即端口）和內(nèi)部（或稱為不可視部分，即結(jié)構(gòu)體）兩部分，外部負(fù)責(zé)對(duì)設(shè)計(jì)實(shí)體和端口引腳命名和說(shuō)明，內(nèi)部負(fù)責(zé)對(duì)模塊功能和算法進(jìn)行描述。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。注意：工作目錄名不能有中文。 （ 5) 建立原理圖或用 VHDL 語(yǔ)言描述設(shè)計(jì)電路。 （ 9) 全局編譯。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 4. 將車費(fèi)、里程動(dòng)態(tài)的顯示出來(lái)。 3)里程計(jì)數(shù)模塊：當(dāng)來(lái)一個(gè)脈沖信號(hào)時(shí)，里程值加 1。 頂層電路圖 車速控制模塊 分頻器 里程計(jì)數(shù)模塊 車費(fèi)計(jì)數(shù)模塊 車行駛狀態(tài) 譯 碼 模 塊 6 （ 2）、仿真波形 各模塊源程序 （ 1）、分頻模塊 ①元件符號(hào)： C LK0 F OU TPU LSEins t3 ② VHDL 設(shè)計(jì)： LIBRARY IEEE。 FOUT:OUT STD_LOGIC)。 BEGIN IF CLK039。 FULL:=39。039。 END PROCESS。 USE 。 8 CLR:IN STD_LOGIC。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。039。139。CQI:=CQI。 IF CQI=15 THEN STATE:=01。 END IF。 END ONE。 entity cc is port(clks,en:in std_logic。 variable q2:std_logic_vector(3 downto 0)。139。q2:=q1。 else if q2=0101 then k:=39。 elsif en=39。 end if。 end process。 use 。 k1:out std_logic_vector(3 downto 0)。 中間變量的定義 variable q2:std_logic_vector(3 downto 0 )。q2:=0000。 then case sf is when 00=q1:=q1。q1:=q1+1。 end case。 k2 是個(gè)位， k1 是十位 end process。 USE 。 SS:IN STD_LOGIC。 END COUNTER1。039。Q3:=0000。 THEN CASE SI IS WHEN 00 = IF K=39。 ELSE IF K=39。 IF Q31001 THEN Q3:=Q3+1。 END IF。 ELSE Q2:=0000。 END IF。 ELSE Q3:=0000。 ELSE Q3:=0000。 END IF。 ELSE IF CLR1=39。 ELSIF CLK_DIV39。039。139。 END IF。 WHEN 01= Q2:=0001。 Q3:=Q3+1。 Q3:=Q3+1。 END IF。 Q3:=Q3+1。 Q3:=Q3+1。 Q3:=Q3+1。 IF Q31001 THEN Q3:=Q3+1。 END IF。 END CASE。 C3=Q3。 use 。 q1:in std_logic_vector(3 downto 0)。 sel:out std_logic_vector(2 downto 0)。 begin sel=count。 elsif clk39。 else count = count + 1。 when 001=dout=q2。 end case。 use 。 end led。 when 0011 =dout=1111001。 when 0111 =dout=1110000。 end case。因此作為二十一世紀(jì)的大學(xué)來(lái)說(shuō)掌握 EDA 技術(shù)是十分重要的。 17 在這次課程設(shè)計(jì)中，使我學(xué)到很多的東西，不僅鞏固了以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。它既是本科學(xué)生開(kāi)始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對(duì)所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及 學(xué)位資格認(rèn)定的重要依據(jù)。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究?jī)?nèi)容。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻(xiàn)編號(hào)，避免將摘要寫(xiě)成目錄式的內(nèi)容介紹。 緒論 緒論一般作為論文的首篇。 畢業(yè)設(shè)計(jì)（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的 1/4。 結(jié)論 結(jié)論作為單獨(dú)一章排列，但不加章號(hào)。對(duì)理工類論文，參考文獻(xiàn)數(shù)量一般應(yīng)在 15篇以上，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇；對(duì)文科類、管理類論文，參考文獻(xiàn)數(shù)量一般為 10～ 20篇，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇。 引用網(wǎng)上參考文獻(xiàn)時(shí)，應(yīng)注明該文獻(xiàn)的準(zhǔn)確網(wǎng)頁(yè)地址，網(wǎng)上參考文獻(xiàn)不包含在上述規(guī)定的文獻(xiàn)數(shù)量之內(nèi)。 論文書(shū)寫(xiě)規(guī)定 論文正文字?jǐn)?shù) 理工類 論文正文字?jǐn)?shù)不少于 20 000字。 藝術(shù)類 論 文正文字?jǐn)?shù) 3 000～ 5 000字。 頁(yè)眉。 頁(yè)眉 、 頁(yè)腳 邊距分別為 。 摘要 中