晶體管陣列及其邏輯設(shè)計應(yīng)用-wenkub
2023-02-25 11:27:00 本頁面
【正文】 . 對于串聯(lián)形式的器件采用不制作或短路的方法去除；3. 對于 NMOS管，可以不做柵或漏；4. 對于 NMOS管，采用離子注入的方法可去除：5. 1）并聯(lián)結(jié)構(gòu)，采用提高開啟電壓實現(xiàn)開路，注入與襯底相同的雜質(zhì)；6. 2）串聯(lián)結(jié)構(gòu)，采用降低開啟電壓到負向（耗盡）實現(xiàn)短路，注入與襯底相反的雜質(zhì)。晶體管規(guī)則陣列設(shè)計技術(shù) VLSIC是高度復(fù)雜的集成系統(tǒng)，為保證設(shè)計的正確性并且降低設(shè)計難度，提高設(shè)計效率，避免由于在版圖設(shè)計過程中采用復(fù)雜結(jié)構(gòu)而引入不可靠因素，因此，在 VLSI的設(shè)計技術(shù)中大量地采用規(guī)則結(jié)構(gòu)，晶體管規(guī)則陣列設(shè)計技術(shù)就是其中之一。對器件編程的技術(shù)小結(jié)：例題： 按照真值表，用 NMOS或非 ROM結(jié)構(gòu)電路實現(xiàn)邏輯。 開關(guān)邏輯1. 多路轉(zhuǎn)換開關(guān) MUX CMOS結(jié)構(gòu)的 MUX帶有提升電路的 MUX2. MUX邏輯應(yīng)用 在 MUX作為選擇開關(guān)的應(yīng)用時，將 B和 A當作控制信號，而將 C0~C3當作數(shù)據(jù)信號，如果反過來，仍是這個電路結(jié)構(gòu)，將 C0~C3當作邏輯功能控制信號， B和 A作為邏輯數(shù)據(jù)信號，我們可以得到一個非常有趣地邏輯結(jié)構(gòu)。 它不用譯碼電路而直接將輸入變量的原量和非量送入晶體管陣列。首先需將函數(shù)化為標準的與 或表達式： 多級門陣列 (MGA) MGA是在 PLA基礎(chǔ)上變化而成的多級門結(jié)構(gòu)，雖然它被稱為門陣列，實際上它是多級 PLA的組合，一個最明顯的標志是它對輸入、輸出位置的限制。 嚴格地講，門陣列不是一個實現(xiàn)邏輯的電路結(jié)構(gòu)，它是一種版圖形式。對于外部的輸入、輸出單元的電源和地線的設(shè)計采用 “回 ” 字型結(jié)構(gòu)，以保證電源和地線能夠通達到每一個單元。由于鋁線與多晶硅條或擴散條可以互相跨越，因此它們可以共用同一個布線通道。 用掩模版編程的 I/O PAD單元或獨立的 I/O單元位于芯片四周。 顯然，在第一類中， VLSIC完全采用門陣列技術(shù)實現(xiàn)設(shè)計，而第二類僅僅在 VLSIC中的一部分電路采用了門陣列。 固定結(jié)構(gòu)就是對預(yù)先制作的母片，它的結(jié)構(gòu)，如陣列有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。 晶體管規(guī)則陣列設(shè)計技術(shù)應(yīng)用 1. EPLD中的宏單元 EPLD（ Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場編程器件之一。對開關(guān)晶體管
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