數(shù)字電子技術(shù)門電路(ppt40)-wenkub
2023-01-20 16:53:31 本頁面
【正文】 抗干擾能力分為輸入低電平的抗干擾能力 VNL和輸入高電平 的抗干擾能力 VNH。 關(guān)門電平 VOFF：輸出為標(biāo)準(zhǔn)高電平時(shí)，所允許的最大輸入低 電平值。 第 2章 門電路 2. 抗干擾能力 TTL與非門在實(shí)際應(yīng)用時(shí)，輸入端有時(shí)會(huì)出現(xiàn)干擾電壓 VN疊 加在輸入信號(hào)上。 當(dāng)輸入端 A、 B、 C全為高電平， T1管的基極電位升高，使 T1 管的集電結(jié)、 T2和 T5管的發(fā)射結(jié)正向偏置而導(dǎo)通，致使 T3 管微導(dǎo)通， T4管截止。當(dāng)輸入 A為低電平時(shí)，三極 管截止，輸出 F為高電平，輸入 A為高電平時(shí)，三極管飽和， 輸出 F為低電平。輸入 A、 B當(dāng)中只要有一個(gè) 為高電平時(shí)，則其支路中二級(jí)管導(dǎo)通，使輸出端 F為高電 平。 第 2章 門電路 當(dāng) A 、 B、 F為高電平時(shí)用邏輯 1表示，低電平時(shí)則用邏輯 0 表示。第 2章 門電路 數(shù)字電子技術(shù) 第 2章 門電路 范立南 代紅艷 恩莉 劉明丹 中國(guó)水利水電出版社 第 2章 門電路 第 2章 門電路 分立元件門電路 TTL集成邏輯門電路 其他類型的 TTL門電路 MOS邏輯門 使用邏輯門的幾個(gè)實(shí)際問題 第 2章 門電路 分立元件門電路 基本邏輯門電路 與門 ：實(shí)現(xiàn)與運(yùn)算的電路。真值表為： 其邏輯表達(dá)式為 。只有 A、 B全為低電平時(shí)，輸出端 F才為低電平。邏輯表達(dá)式 F= 。即輸入端全為高電平時(shí)，輸出端為低 電平。當(dāng)干擾電壓 VN超過一定數(shù)值時(shí)就會(huì)破壞與 非門輸出的邏輯狀態(tài)。通常 VOFF=。 低電平的抗干擾能力 為： VNL越大，表明 TTL與非門輸入低電平時(shí)抗正向干擾的能力越 強(qiáng)。拉電流負(fù)載增加會(huì)使與非門的輸出高電 平下降；灌電流負(fù)載增加會(huì)使與非門的輸出低電平上升。要求 G1輸出的高、低電平滿
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