【正文】 功能模塊。Quartus II提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要。 END 實(shí)體名。庫(kù)用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。2. VHDL的程序結(jié)構(gòu) 實(shí)體和結(jié)構(gòu)體是VHDL設(shè)計(jì)文件的兩個(gè)基本組成部分。（3）功能仿真。（2）設(shè)計(jì)輸入。 具有向ASIC移植的能力。 研制周期短，成本低。 功能強(qiáng)大，描述力強(qiáng)。系統(tǒng)的功能驗(yàn)證完成后，將抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。VHDL語(yǔ)言覆蓋面廣，描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，是一種多層次的硬件描述語(yǔ)言。設(shè)計(jì)者使用HDL來(lái)描述自己的設(shè)計(jì)，并把這個(gè)描述告訴EDA工具，最后在EDA工具的幫助下進(jìn)行詳細(xì)地設(shè)計(jì)及驗(yàn)證。模型計(jì)算機(jī)的研究仍在發(fā)展當(dāng)中，國(guó)內(nèi)外還沒(méi)有太多的資料結(jié)果顯示，本課題就是模型計(jì)算機(jī)的具體內(nèi)部構(gòu)造，實(shí)現(xiàn)各部分部件功能，了解其工作原理。當(dāng)前，人們?cè)诟倪M(jìn)計(jì)算機(jī)芯片制造工藝的同時(shí)，大力研究新型計(jì)算機(jī)元件。特別是體積小、價(jià)格低、功能強(qiáng)的微型計(jì)算機(jī)的出現(xiàn)，使得計(jì)算機(jī)迅速普及，進(jìn)入了辦公室和家庭，在辦公室自動(dòng)化和多媒體應(yīng)用方面發(fā)揮了很大的作用。它使用了17468個(gè)真空電子管，耗電174千瓦，占地170平方米，重達(dá)30噸，每秒鐘可進(jìn)行5000次加法運(yùn)算。1997年，銀河Ⅲ并行巨型計(jì)算機(jī)研制成功。1990年，中國(guó)首臺(tái)高智能計(jì)算機(jī)——EST/IS 4260智能工作站誕生，長(zhǎng)城486計(jì)算機(jī)問(wèn)世。1985年，華光I型漢字激光照排系統(tǒng)投入生產(chǎn)。1979年，中國(guó)研制成功每秒運(yùn)算500萬(wàn)次的集成電路計(jì)算機(jī)——HDS9。1974年，DJS130，131，132，135，140，152，153等13個(gè)機(jī)型先后研制成功。1968年，北京大學(xué)承接研制百萬(wàn)次集成電路數(shù)字電子計(jì)算機(jī)——150機(jī)。這標(biāo)志著中國(guó)電子計(jì)算機(jī)進(jìn)入了第二代。1958年，中國(guó)第一臺(tái)計(jì)算機(jī)——103型通用數(shù)字電子計(jì)算機(jī)由中國(guó)科學(xué)院計(jì)算所與北京有線電廠共同研制成功，運(yùn)行速度每秒1500次，字長(zhǎng)31位，內(nèi)存容量1024B。融會(huì)貫通計(jì)算機(jī)組成原理課程的內(nèi)容，通過(guò)知識(shí)的綜合運(yùn)用，加深對(duì)計(jì)算機(jī)系統(tǒng)各個(gè)模塊的工作原理及相互聯(lián)系的認(rèn)識(shí)。s life,in order to use more conveniently for public ,puter performance is being a hot in the IT industry the internal structure of the puter is very plicate,Computer model simplifies the difficulty of the research. This article pleted the design and implementation of eight model puter based on ,this article expounds the principle of eight model puter,then divides it into 10 modules(arithmetic logic unit, accumulator, controllers, address register, the program counter and data registers, memory, beat generator, a clock signal, instruction register and instruction decoder)and analyse and design each of under the environment of the Quartus II simulation, pleted overall implementation of the 8 model puter. The analysis and design of the eight model puter integrated the knowledge of puter constitute principle and Digital logic and system design. The design of the eight model puter can be more convenient to understand internal structure and working whole system development manifests the practicability of designing the numerical control system on the Quartus II software platform with VHDL. Key words: eight model puter 。最后在Quartus II ，完成了8位模型計(jì)算機(jī)的整體實(shí)現(xiàn)。理工大學(xué)學(xué)士學(xué)位論文摘 要 隨著計(jì)算機(jī)在人們生活中重要性和不可或缺性的提高，為了更方便的為大眾使用，發(fā)展計(jì)算機(jī)性能成為IT行業(yè)的熱點(diǎn)，但計(jì)算機(jī)的內(nèi)部結(jié)構(gòu)極其復(fù)雜，為了便于研究便產(chǎn)生了模型計(jì)算機(jī)。本文綜合了計(jì)算機(jī)組成原理和數(shù)字邏輯與系統(tǒng)設(shè)計(jì)的知識(shí)，設(shè)計(jì)的8位模型計(jì)算機(jī)能更方便的了解計(jì)算機(jī)內(nèi)部構(gòu)造和工作原理。 VHDL language。 本課題研究的背景及意義 計(jì)算機(jī)日新月異的發(fā)展已經(jīng)成為人們生活中不可或缺的工具，在我國(guó)電子計(jì)算機(jī)雖然起步較晚，但是發(fā)展較快。1959年，中國(guó)研制成功104型電子計(jì)算機(jī)，內(nèi)存容量為2048B，字長(zhǎng)39位，運(yùn)算速度為每秒10000次，為我國(guó)尖端武器的發(fā)展做出了重要貢獻(xiàn)。1964年，441B全晶體管計(jì)算機(jī)研制成功，字長(zhǎng)40位。1970年，中國(guó)第一臺(tái)具有多道程序分時(shí)操作系統(tǒng)和標(biāo)準(zhǔn)匯編語(yǔ)言的計(jì)算機(jī)——411BⅡ型全晶體管計(jì)算機(jī)研制成功。1976年，DJS183，184，185，186，1804機(jī)研制成功。1981年，中國(guó)研制成功的260機(jī)平均運(yùn)算速度達(dá)到每秒1000萬(wàn)次。1986年，中華學(xué)習(xí)機(jī)投入生產(chǎn)。1992年，中 國(guó)最大的漢字字符集——6萬(wàn)計(jì)算機(jī)漢字字庫(kù)正式建立。1999年，銀河Ⅳ巨型機(jī)研制成功。ENIAC誕生后短短的幾十年間，計(jì)算機(jī)的發(fā)展突飛猛進(jìn)。目前，計(jì)算機(jī)的應(yīng)用已擴(kuò)展到社會(huì)的各個(gè)領(lǐng)域。光子元件、超導(dǎo)元件、生物電子元件、神經(jīng)網(wǎng)絡(luò)系統(tǒng)等研究已見(jiàn)端倪，新一代計(jì)算機(jī)的曙光已經(jīng)出現(xiàn)。模型計(jì)算機(jī)有著重要的發(fā)展地位，在今后幾年會(huì)成為研究的重點(diǎn)，同樣是發(fā)展計(jì)算機(jī)性能的重要途徑。硬件描述語(yǔ)言發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真、驗(yàn)證和設(shè)計(jì)、綜合等方面。其設(shè)計(jì)描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。VHDL語(yǔ)言還可以描述與工藝有關(guān)的信息，工藝參數(shù)可以通過(guò)設(shè)計(jì)文件語(yǔ)言參數(shù)來(lái)調(diào)整，不會(huì)因工藝變化與發(fā)展而使VHDL設(shè)計(jì)過(guò)時(shí)。 VHDL的設(shè)計(jì)流程1. 本課題采用的設(shè)計(jì)流程采用VHDL設(shè)計(jì)硬件電路系統(tǒng)的設(shè)計(jì)流程一般可以分為以下幾個(gè)步驟。利用自頂向下的方法，將設(shè)計(jì)劃分為不同的功能模塊。在功能仿真階段主要對(duì)所設(shè)計(jì)的電路進(jìn)行功能驗(yàn)證，通過(guò)功能仿真，發(fā)現(xiàn)設(shè)計(jì)存在的缺陷。實(shí)體描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式（即系統(tǒng)的內(nèi)部電路）。3. VHDL源文件基本格式 LIBRARY 庫(kù)名。 ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名－－結(jié)構(gòu)體 （………） END 結(jié)構(gòu)體名。Quartus II是單片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具；Quartus II與Matlab和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II還包含許多十分有用的LPM模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分。Altera的新一代開(kāi)發(fā)軟件Quartus II支持器件種類眾多，如APEX20K，Cyclone，APEX II，Excalibur，Mercury以及Stratix等新器件系列。單擊“File”菜單下的“New”命令或者使用快捷鍵Ctrl+N，彈出“New”對(duì)話框。 （3）保存文件。如果編譯過(guò)程出現(xiàn)錯(cuò)誤，要將錯(cuò)誤改正，保存后再次編譯，直到編譯無(wú)錯(cuò)誤為止。時(shí)序仿真是在綜合、布局布線后，也即電路已經(jīng)映射到特定的工藝環(huán)境后，考慮器件延時(shí)的情況下對(duì)布局布線的網(wǎng)絡(luò)表文件進(jìn)行的一種仿真，其中器件延時(shí)信息通過(guò)反向標(biāo)注時(shí)序延時(shí)信息實(shí)現(xiàn)的。 2）添加引腳或節(jié)點(diǎn)。 （2）功能仿真。后需要生成功能仿真網(wǎng)絡(luò)表。計(jì)算機(jī)能完成用戶要求是按照提前設(shè)計(jì)好的指令進(jìn)行的，指令是計(jì)算機(jī)執(zhí)行具體操作的命令。計(jì)算機(jī)執(zhí)行一條指令分為三步進(jìn)行：第1步是取指令，將要執(zhí)行的指令從內(nèi)存取到控制器中；第2步是分析指令，對(duì)所取的指令通過(guò)譯碼器進(jìn)行分析判斷，判斷該指令要完成的操作；第3步是執(zhí)行指令，根據(jù)分析結(jié)果向各部件發(fā)出操作信息，執(zhí)行該指令相應(yīng)的操作功能。一條指令從主存中取出到執(zhí)行完，需要若干個(gè)機(jī)器周期，任何指令的第一個(gè)機(jī)器周期都是“取指令周期”，一條指令一共需要幾個(gè)機(jī)器周期，取決于指令在機(jī)內(nèi)實(shí)現(xiàn)的復(fù)雜程度。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，HALT=1 基于VHDL8位模型機(jī)各模塊的設(shè)計(jì)與實(shí)現(xiàn) 算術(shù)邏輯單元ALU模塊 說(shuō)明：此模塊用于實(shí)現(xiàn)加法運(yùn)算 算術(shù)邏輯運(yùn)算單元程序流程圖 說(shuō)明：ALU功能部件，有兩個(gè)控制信號(hào)，分別是加法運(yùn)算控制信號(hào)ISUM和輸出控制信號(hào)ESUM，當(dāng)ISUM=0時(shí)，在CLK作用下將兩數(shù)相加，當(dāng)輸出控制命令ESUM=0時(shí)，將相加結(jié)果讀入到內(nèi)部數(shù)據(jù)總線上。USE 。 ALU_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN ALU_TEMP=AC+DR WHEN ISUM =’0’。在仿真設(shè)置中將AC值設(shè)為從00000000逐一遞增到11111111，而DR值為了方便觀察設(shè)為00000000，兩個(gè)控制命令信號(hào)全部設(shè)為0即即時(shí)相加即時(shí)輸出，運(yùn)行后如圖所示，輸出結(jié)果也是從00000000到11111111由于截圖大小有限只截到00001000，功能仿真成功。USE 。 CLK:IN STD_LOGIC。BEGIN PROCESS(IA,EA,CLK) BEGIN IF(CLK’EVENT AND CLK=’1’) THEN IF(IA=39。 END IF。 ELSE 39。 END A。 LIBRARY IEEE。ENTITY CTRL IS POTR(LD,ADD,HALT: IN STD_LOGIC。)。 ELSE IMAR=not(t0 or (t3 and ld)or (t3 and add))。 IPC=t2 or (t5 and ld) or (t5 and add)。 EDR=(t6 an add) or (t7 and add)。 控制器CTRL功能仿真 波形分析：ADD,LD,T0T7波形設(shè)置為0,1交替，HALT先為10ns的高電平之后皆為低電平，根據(jù)公式 IMAR=not(t0 or (t3 and ld)or (t3 and add))。 IPC=t2 or (t5 and ld) or (t5 and add)。 EDR=(t6 and add) or (t7 and add)。USE 。 T0,T1,T2,T3,T4,T5,T6,T7:OUT_LOGIC)。 T1=TEMP(1)。 T5=TEMP(5)。 TEMP(1)=’0’。 TEMP(5)=’0’。 TEMP(1)=TEMP(0)。 TEMP(5)=TEMP(4)。 END PROCESS。 指令寄存器模塊程序流程圖 說(shuō)明：當(dāng)執(zhí)行一條指令時(shí)，先把它從主存儲(chǔ)器中取到數(shù)據(jù)寄存器中，然后在傳送到指令寄存器。ENTITY IR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END IR。END IF。HALT=’0’。 WHEN”01110110”=LD=’0’。 END CASE。當(dāng)執(zhí)行一條指令時(shí)，先把它從主存儲(chǔ)器中取到數(shù)據(jù)寄存器中，然后在傳送到指令寄存器。 時(shí)鐘產(chǎn)生器模塊程序流程圖 說(shuō)明：用于產(chǎn)生固定頻率的方波，設(shè)置counter值從0到25000000依次按clk周期順次加一得以實(shí)現(xiàn)，如此循環(huán)。 CLK:OUT STD_LOGIC)。 PROCESS(CLK_50M,CLK_TEMP) VARIABLE COUNTER:INTEGER RANGE 0 TO 25000000。 END IF。 程序計(jì)數(shù)器模塊 說(shuō)明：用于確定下一條指令的地址。USE 。 PCOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 ELSIF(CLK’EVENT AND CLK=’1’) THEN IF(IPC=’1’) THEN QOUT=QOUT+1。 PCOUT=QOUT。 地址寄存器模塊程序流程圖 說(shuō)明：用來(lái)保存當(dāng)前CPU所訪問(wèn)的主存儲(chǔ)