【正文】 （IEEE STD－1076）。 硬件描述語言 VHDL VHDL的簡介硬件描述語言（HDL）是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。[3] EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。日本、韓國都有ASIC設(shè)計工具，但不對外開放。 第二，外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計、合作制造，參與國內(nèi)和國際競爭。中國EDA市場已漸趨成熟，不過大部分設(shè)計工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計人員開發(fā)復(fù)雜的片上系統(tǒng)器件。如果是大批量產(chǎn)品開發(fā)，則通過更換相應(yīng)的廠家綜合庫，輕易地轉(zhuǎn)由ASIC形式實現(xiàn)。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第五步是，利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。第三步是，將以上的設(shè)計輸入編譯成標準的VHDL文件。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計輸入、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生。在制作PCB板之前還可以進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標回電路圖，進行第二次仿真，也稱為后仿真。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國際CFI組織制定的統(tǒng)一技術(shù)標準。　　可編程邏輯芯片與上述掩模ASIC的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。ASIC按照設(shè)計方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。下面介紹與EDA基本特征有關(guān)的幾個概念。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。[1] EDA技術(shù) EDA技術(shù)的發(fā)展與應(yīng)用電子設(shè)計技術(shù)的核心就是EDA技術(shù)，EDA是指以計算機為工作平臺，融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設(shè)計工作，即IC設(shè)計、電子電路設(shè)計和PCB設(shè)計?！　∮布枋稣Z言HDL是相對于一般的計算機軟件語言，如：C、PASCAL而言的。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。EDA技術(shù)是以計算機為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標器件FPGA/CPLD相映射的網(wǎng)表文件。HDL語言使用與設(shè)計硬件電子系統(tǒng)的計算機語言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個階段。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析?！　〉谝?，“自頂向下”的設(shè)計方法10年前，電子設(shè)計的基本思路還是選用標準集成電路“自底向上”地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率?！　≡O(shè)計全定制ASIC芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由IC廠家去進行掩模制造，做出產(chǎn)品?？删幊踢壿嬈骷?0年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易地轉(zhuǎn)由掩模ASIC實現(xiàn)，因此開發(fā)風險也大為降低?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計方法的實現(xiàn)基礎(chǔ)。在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性?！　「邔哟卧O(shè)計是一種“概念驅(qū)動式”設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標進行功能描述。首先，工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。第八步是在適配完成后，產(chǎn)生多項設(shè)計結(jié)果：(1)適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。綜上所述，EDA技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要引進和學(xué)習(xí)一些最新的EDA技術(shù)。開展“數(shù)控化”工程和“數(shù)字化”工程。中國自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計中心，推動系列設(shè)計活動以應(yīng)對亞太地區(qū)其它EDA市場的競爭。中國華大集成電路設(shè)計中心，也提供IC設(shè)計軟件，但性能不是很強。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。例如一個32位的加法器，利用圖形輸入軟件需要輸人500至1000個門，而利用VHDL語言只需要書寫一行“A＝B＋C”即可。 VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。（3）VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。許多設(shè)計不用從頭開始，少花錢辦快事，縮短產(chǎn)品設(shè)計周期，加速產(chǎn)品更新，提高設(shè)計效益，這也是VHDL語言得到廣泛應(yīng)用的重要原因。采用傳統(tǒng)方法設(shè)計數(shù)字系統(tǒng)，特別是當電路系統(tǒng)非常龐大時，設(shè)計者必須具備較好的設(shè)計經(jīng)驗，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計者帶來諸多的不便。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。第三層次是邏輯綜合。第二，應(yīng)用邏輯綜合工具產(chǎn)生的門級網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼點，即可利用PLD實現(xiàn)硬件電路的設(shè)計。所以利用VHDL語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用PLD設(shè)計自用的ASIC芯片，而無須受通用元器件的限制。自頂而下的設(shè)計方法使系統(tǒng)被分解為各個模塊的集合之后，可以對設(shè)計的每個獨立模塊指派不同的工作小組，這些工作小組可以工作在不同地點，甚至可以分屬于不同的單位，最后將不同的模塊集成為最終的系統(tǒng)模型，并對其進行綜合測試和評價。1版。MAX+plus II具有突出的靈活性與高效性，為設(shè)計者提供了多種可自由選擇的設(shè)計方法和工具。MAX+PLUS II支持與Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口。提高十字路口的通行效率，對緩解交通阻塞具有十分重要的現(xiàn)實意義。應(yīng)用VHDL硬件電路描述語言實現(xiàn)變通燈系統(tǒng)控制器的設(shè)計，利用MAX＋PLUSⅡ集成開發(fā)環(huán)境進行綜合、仿真，并下載到CPLD可編程邏輯器件中，完成系統(tǒng)的控制作用。其示意圖如圖21所示。從狀態(tài)轉(zhuǎn)換表中可以看出,每個方向四種燈依次按如下綠燈→黃燈→左拐燈→黃燈→紅燈。根據(jù)程序要求完成VHDL語言設(shè)計后，可形成頂層文件。如果出現(xiàn)錯誤，需要進行修改，直到完全通過為止。整數(shù)分頻器非常簡單，可采用標準的計數(shù)器，也可采用可編程邏輯器件設(shè)計實現(xiàn)。該功能模塊有兩個輸入，兩個輸出：reset是內(nèi)部初始化信號輸入端，clk1k是高頻的時鐘信號，clk是整個系統(tǒng)的時鐘信號，clk_flash是閃爍模塊閃爍時鐘信號。3．reset＝0，clk_1k為上升沿觸發(fā)并且clk_s1＝1時，如果clk_t2大于或等于200時，clk_t2清零，輸出clk_s2＝1，取反clk_f。計數(shù)器可分為加法和減法計數(shù)器兩種，所以計數(shù)器可實現(xiàn)倒記時，因此可用在交通燈時間的控制。本設(shè)計中主要程序段 elsif clk39。139。139。else t1=t11。2．reset＝0, clk為上升沿觸發(fā)時，如果hold＝1時，計數(shù)器處于禁止狀態(tài)，t1，t2保持不變，輸出不變。139。139。計數(shù)器控制器是通過硬件描述語言case語句來實現(xiàn)不同狀態(tài)的選擇控制。flash_addr和計數(shù)器的flash共同作用控制閃爍模塊的閃爍功能。flash_addr=00。 load2=conv_std_logic_vector(18,8)。 交通燈控制器的設(shè)計 原理及功能交通燈控制器控制過程分為八個階段，對應(yīng)的有四個狀態(tài)，分別用a、b、c、d表示。b狀態(tài)：Ａ方向的黃燈亮，綠燈，左轉(zhuǎn)燈，紅燈滅，Ｂ方向的交通燈保持原狀態(tài)。此時，Ａ方向上的車輛各自左轉(zhuǎn)，直行和右轉(zhuǎn)車輛禁止通行，行人可繼續(xù)穿行，Ｂ方向的車輛和行人保持原狀態(tài)。直到計數(shù)器計時時間到，由d態(tài)轉(zhuǎn)到下個狀態(tài)。139。139。039。039。139。039。 時序仿真圖25 交通燈控制器模塊時序仿真波形時序仿真說明1．Reset＝1，則state=a。2．Reset＝0，clk為上升沿觸發(fā)，如果hold＝1，則交通燈控制器出與禁止狀態(tài)，此時所有路口的紅綠燈都為紅燈。則recount＝1，state=b。state=a。state=b。 state=a。sign_state=100101100110。如果為手動狀態(tài)a_m＝0且h_butt=39。 sign_state=100101100110。139。039。139。039。sign_state=101101100101。如果為手動狀態(tài)a_m＝0且h_butt=39。 sign_state=101101100101。139。039。139。 state=e8．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為f狀態(tài)時，如果a_m＝1且next_state=39。否則recount=39。1則recount=39。039。閃爍模塊控制交通燈閃爍通過與運算其實現(xiàn)功能主要程序為：elsif clk_flash=39。then ――控制交通指示燈 t=011010011010。elsif flash_addr=11 and flash =39。else t_flash=dins。2．reset＝0，clk為上升沿觸發(fā)，如果hold＝1時，t_flash＝dins，即保持不變，輸入等于輸出。139。1且，flash_addr=11 and flash =39。否則t_flash=dins。[8]在本模塊中有五個輸入端，resetr是內(nèi)部初始化信號，當模塊采集到初始化信號時，置零內(nèi)部信號，clkr是模塊時鐘信號，其它三個是手動按鍵輸入端，手動轉(zhuǎn)化控制按鈕a_mr，手動轉(zhuǎn)換按鈕h_buttonr，緊急情況禁止按鈕holdr。event and clkr=39。 then －－采集到手動信息if t2=0111 then ――計數(shù)判斷 t2=0000。 ――加計數(shù)hoq=39。 時序仿真圖27 消震模塊時序仿真波形時序仿真說明：1．resetr＝1，則 t1,t2,t3清零。 譯碼器設(shè)計 原理及功能用來實現(xiàn)將二進制碼或二——十進制碼，譯成一組與輸入代碼一一對應(yīng)的高、低電平信號的電路就是譯碼器。通過元件例化語句調(diào)用低層次的當前設(shè)計實體。各按鍵均已用軟件消抖。8個發(fā)光二極管（輸入高電平時，二極管發(fā)亮）。電源輸入電壓：交流 220V+10V。 （3，4）對LATTICE的 CPLD進行 配置。 （1，3）（6，8）CPLD/FPGA串行信號與RS232端口相連。LED七段數(shù)碼管有共陰極和共陽極兩種接法，本設(shè)計電路中采用共陰極數(shù)碼管，即把七段數(shù)碼管內(nèi)的所有發(fā)光二極管的陰極都接地時，數(shù)碼管才能被點亮。元件型號的選定和引腳鎖定情況始終以工程文件（頂層文件）的設(shè)定為準。 圖212 外圍電路的連接結(jié) 論從開始接到論文題目到系統(tǒng)的實現(xiàn)，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間獨立完成的最大的項目。在本設(shè)計中主要實現(xiàn)了在十字路口交通燈的燈色變化和計時變化。 通過這次畢業(yè)設(shè)計的完成使得我對自己所學(xué)的專業(yè)知識又有了更深一步的了解，開拓了個人